VHDL课程设计通信电子专业课件

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1、Vhdl 课程设计课程设计 数字系统仿真与数字系统仿真与VHDL设计设计课程设计大纲课程设计大纲课程设计所占学时、学分课程设计所占学时、学分：本设计所占的学时为两周，占2个学分一本设计的目的和任务一本设计的目的和任务本设计的任务是熟悉支持VHDL语言的软件，例如：MAX PLUS2，ISP，QUARTUS 2等，利用这一类软件使用VHDL语言进行设计。1Vhdl 课程设计课程设计 课程设计目的：使学生熟练掌握相关软件的使用，操作。能对VHDL语言程序进行编译，调试，以及通过计算机仿真，得到正确的仿真波形图，并根据所得仿真波形图分析判断并改进所设计的电路。2Vhdl 课程设计课程设计 在成功掌握

2、软件操作基础上，让学生将所数字电路的基础课知识与VHDL语言的应用型知识结合起来并与实际设计，操作联系起来，即“理论联系实际”。要求学生自主设计电路，编写程序，鼓励新思路，新方法，新观点。3Vhdl 课程设计课程设计 二设计的基本要求二设计的基本要求1熟悉数字电路及相关专业课程的基本知识并能联系具体程序 2正确操作使用VHDL语言相关软件，能编译，调试，仿真VHDL语言程序3设计数字电路，编写程序，实现电路功能。4Vhdl 课程设计课程设计 三课程设计基本选题三课程设计基本选题 1 16060进计数器数器设计设计2 2循循环彩灯控制器彩灯控制器设计设计3 3数字数字显示的秒表示的秒表设计设计4

3、 4交通灯控制器交通灯控制器设计设计5 5两人两人抢答器答器设计6 6数字式数字式竞赛抢答器答器设计7 7智能函数智能函数发生器生器设计8 8多功能多功能电子表子表设计设计9 9数字数字频率率计设计1010五人多数表决器五人多数表决器设计1111乒乓球游球游戏机机1212数字数字钟设计必须在1-5题目中选择一题，6-12题中选择一题。实现题目要求，完成编译，调试，仿真等内容。各设计题目具体要求请详见课程设计计划书5Vhdl 课程设计课程设计 四考核方式与评分办法四考核方式与评分办法考核方式为考查，成绩分为优，良，中，及格，不及格五个档次。具体从五个方面评定：1.学习态度端正，认真扎实。完成各项

4、工作。2.对相关知识了解充分，能正确分析课题。3.设计电路结构合理，正确。能正常工作。4.独立编写相应程序，充分理解，正确完成编译，调试，仿真等。5.能根据波形图，程序进行分析推理，并按要求做一定的改进。满足全部5条予以优秀，满足1，2，3，5条予以良好，满足1，2，3，4条为中，满足1，2，3条为及格。否则不及格。6Vhdl 课程设计课程设计 五、课程设计时间地点安排17-18周，地点：四教五楼高频与通信原理室7VHDL 课程设计课程设计Max+plusII设计软件的应用设计软件的应用3.1 Max+plus简介3.2 Max+plus基本操作3.3 Max+plus II软件常用设计输入法

5、3.4设计项目的编译与仿真3.5管脚的重新分配与定位3.6器件的下载编程8Vhdl 课程设计课程设计 3.1 Max+plus简介 Max+plus的全称是Multiple Array Matrix and Programming Logic User System II（多阵列矩阵及可编程逻辑用户系统II）Max+plus开发系统具有以下特点：（1）多平台系统 （2）开放的界面（3）模块组合式工具软件 （4）与结构无关 （5）硬件描述语言 9Vhdl 课程设计课程设计 3.2 Max+plus基本操作1设计输入设计输入2项目编译项目编译 语法检查和设计规则检查 设计综合 生成编程数据文件3仿

6、真和定时分析仿真和定时分析 仿真(Simulation)定时分析(Timing Analysis)4编程下载编程下载10Vhdl 课程设计课程设计 3.3Max+plusII软件常用设计输入法软件常用设计输入法 Max+plus II的设计输入方法有多种，主要包括文本设计输入、原理图输入、波形设计输入和层次设计输入等多种方式，另外还可以利用第三方EDA工具生成的网表文件输入，该软件可接受的网表有EDIF格式、VHDL格式和Verilog格式，设计者可根据实际情况选择合适的设计方法。11Vhdl 课程设计课程设计 3.3.1原理图设计输入法原理图设计输入法1软件的启动软件的启动:打开打开Max+

7、plusII10.0软件软件 12Vhdl 课程设计课程设计 2、启动File|New菜单 13Vhdl 课程设计课程设计 3 选择Graphic Editor File 14Vhdl 课程设计课程设计 4放置器件在原理图上15Vhdl 课程设计课程设计 5添加连线6.标记输入/输出端口属性7保存原理图8将设计项目设置成工程文件（Project）File|Project|Set Project to Current File设置此项目为当前文件,16Vhdl 课程设计课程设计 3.3.2文本设计输入（文本设计输入（VHDL）法简介）法简介1.在主菜单上选择File|New或点击新建快捷图标，在

8、弹出的对话框中选择Text Editer File 2.设计输入完成以后，在主菜单上选择File|Save保存文件 3.选择文件类型为 VHD硬件描述语言，输入文件保存文件4.选择File|Project|Set Project to Current File可设置这个项目为当前的项目文件。17Vhdl 课程设计课程设计 3.3.3波形输入法简介波形输入法简介 波形设计输入主要用于建立和编程波形设计文件以及输入仿真向量和功能测试向量，从而达到对电路的设计实现，适用于时序逻辑和有重复性的逻辑函数。系统可以根据用户的输入和输出波形自动生成逻辑关系。波形编辑功能允许设计者对波形进行拷贝、剪切、粘贴等

9、操作并可以用内部节点、触发器和状态机建立设计文件，将波形进行组合，显示各种进制的状态值，还可以通过将一组波形重叠到另一组波形上来对两组仿真结果进行比较。由于波形输入法在可编程逻辑器件的实际设计中使用较少，这里不做介绍，有兴趣的读者可参阅相关资料。18Vhdl 课程设计课程设计 3.3.4层次化设计输入法简介层次化设计输入法简介 当设计一个结构较复杂的系统时，通常采用层次化的设计方法，使系统设计变得简洁和方便。层次化设计是分层次、分模块进行设计描述，描述器件总功能的模块放在最上层称为顶层设计，描述器件的某一部分功能的模块放在下层称为底层设计，这种层次关系类似于软件设计中主程序和子程序的关系。层次

10、化设计的优点一是支持模块化，底层模块可反复被调用，多个底层模块可由不同的设计者同时设计，提高了设计效率；二是设计方法较自由，可以采用自上而下或自下而上的设计方法；三是同一个设计项目的各个模块可以用不同的设计输入法来实现，团队之间的合作更加方便灵活避免了相互之间的约束。19Vhdl 课程设计课程设计 3.4设计项目的编译和仿真设计项目的编译和仿真Max+plusII编译器（编译器（Compiler）是一个高速自动化的）是一个高速自动化的设计处理器，能完成对设计项目的编译。它能够将设计文设计处理器，能完成对设计项目的编译。它能够将设计文件转换成器件编程、仿真和定时分析所需要的输出文件，件转换成器件

11、编程、仿真和定时分析所需要的输出文件，是是Max+plusII系统的核心。系统的核心。下面以38译码器为例加以说明20Vhdl 课程设计课程设计 3.4.1项目的编译项目的编译 1.选择芯片型号 在38译码器设计文件输入完成后，选择当前项目文件准备实现的实际芯片进行编译适配，点击Assign|Device菜单选择芯片.21Vhdl 课程设计课程设计 2.项目编译 启动Max+plus II|Compiler编译器菜单，按Start按钮开始编译并显示编译结果，生成下载文件供硬件下载编程时调用。22Vhdl 课程设计课程设计 3.4.2项目的功能仿真与时序分析项目的功能仿真与时序分析1.添加仿真激

12、励信号波形（1）启动Max+plus II|avefrom Editor菜单，进入波形编辑窗口。23Vhdl 课程设计课程设计（2）.将鼠标移至空白处并单击鼠标右键。24Vhdl 课程设计课程设计（3）选择nter Nodes from SNF选项并按左键确认，选择欲仿真的所有管脚。25Vhdl 课程设计课程设计（4）单击按钮，列出仿真电路的所有输入、输出管脚。26Vhdl 课程设计课程设计（5）为电路输入端口添加激励波形27Vhdl 课程设计课程设计（6）为A、B、C三输入端口添加激励信号 28Vhdl 课程设计课程设计(7)选择仿真时间 29Vhdl 课程设计课程设计(8)保存激励信号编辑

13、结果,自动存盘为test1.scf。30Vhdl 课程设计课程设计 2 电路的仿真测试电路仿真有前仿真（功能仿真）和后仿真（时序仿真）两种，时序仿真覆盖了功能仿真，在本例中直接使用时序仿真。（1）打开Max+plus II|Simulator菜单，31Vhdl 课程设计课程设计(2)确定仿真时间，End Time，单击Start开始仿真 32Vhdl 课程设计课程设计(3)观察电路仿真结果，单击激励输出波形文件“Open SCF”图标.33Vhdl 课程设计课程设计 3.6器件的下载编程器件的下载编程1.启动Max+plus II|Programmer菜单，如果是第一次启用编程器的话，提示“N

14、o Hardware”,需要选择硬件类型，请选择“Byte Blaster”并按下OK确认即可.34Vhdl 课程设计课程设计 2.选择主菜单下的JTAG|Multi-Device JTAG Chain选项（第一次起用可能会出现对话框，视实际情况回答确认）。启动JTAG|Multi-Device JTAG Chain Setup菜单项，选择欲编程的文件。35Vhdl 课程设计课程设计 3.点击“Select Programming File”按钮，选择要下载的.pof文件（如选择的芯片是FPGA类型，下载的文件类型则应该选择.sof文件，），36Vhdl 课程设计课程设计 4.选择下载的文件后单击OK确定37Vhdl 课程设计课程设计 5.单击Program按钮，进行下载编程（如果是FPGA芯片，请点击Configure）。如不能正常操作则点击“JTAG|Multi-Device JTAG Chain Setup”对话框的“Detect JTAG Chain Info”按钮进行JTAG测试，查找原因直至完成正确下载。38