第1节 System Generator的简介与安装FPGA开发实用教程

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1、第1节 System Generator的简介与安装 System Generator 7.1.1 System Generator简介 目前的FPGA芯片不再扮演胶合逻辑的角色，而成为数字信号处理系统的核心器件。在芯片内，不仅包含了逻辑资源，还有多路复用器、存储器、硬核乘加单元以及内嵌的处理器等设备，并且还具备高度并行计算的能力，使得FPGA已成为高性能数字信号处理的理想器件，特别适合于完成数字滤波、快速傅立叶变换等。但遗憾的是，FPGA并未在数字信号处理领域获得广泛应用，主要原因就是：首先，大部分DSP设计者通常对C语言或MATBLAB工具很熟悉，却不了解硬件描述语言VHDL和Verilo

2、g HDL；其次，部分DSP工程师认为对HDL语言在语句可综合方面的要求限制了其编写算法的思路。基于此，Xilinx公司推出了简化FPGA数字处理系统的集成开发工具System Generator for DSP，快速、简易地将DSP系统的抽象算法转化成可综合的、可靠的硬件系统，为DSP设计者扫清了编程的障碍。 System Generator for DSP 是业内领先的高级系统级FPGA开发工具，借助 FPGA 来设计高性能 DSP 系统，其强大的提取功能可利用最先进的FPGA芯片来开发高度并行的系统，并和Simulink（MathWorks公司产品）实现无缝链接，快速建模并自动生成代码。

3、此外，System Generator是Xilinx公司XtremeDSP解决方案的关键组成，集成了先进的FPGA设计工具以及IP 核，支持Xilinx公司全系列的FPGA芯片，提供从初始算法验证到硬件设计的通道。System Generator最大的特点就是可利用Simulink建模和仿真环境来实现FPGA设计，而无需了解和使用 RTL级硬件语言，让DSP设计者能够发挥基于FPGA的DSP的最大性能和灵活性，并缩短整个设计的周期。 典型的System Generator工程设计实例如图8-1所示。可以将System Generato看成MATLAB软件中的一个硬件设计工具包，提供了丰富的应用

4、子模块，所有的硬件综合和实现信息都将被自动添加到芯片配置文件中，用户不必熟悉FPGA的设计流程以及HDL语言，只需要经过拖拽和连接将子模块搭成应用系统即可。 图7-1 典型的System Generator工程设计实例示意图 8.1.2 System Generator的主要特征 System Generator是用高性能DSP系统的快速建模和实现工具，是DSP高层系统和Xilinx FPGA之间的桥梁，其作用如图8-2所示。可在MATLAB/Simulink环境下对算法以及系统建模，并生成相应的工程，再调用ISE相应的组件进行仿真、综合、实现，并完成芯片的配置。整个开发的过程肯定是反复迭代、

5、修正的，其中不可缺少的纽带就是System Generator。 图7-2 System Generator的作用 System Generator在Simulink中可当作一个用户程序包，自动将模型化的数字系统设计转换成硬件电路，其主要特征如下： 1丰富的DSP模块 提供了包含信号处理（如FIR滤波器、FFT）、纠错（如Viterbi 解码器、Reed-Solomon编码器/解码器）、算法、存储器（如FIFO、RAM、ROM）及数字逻辑功能的Xilinx模块集，可快速、高效地在Simulink内构建和调试高性能DSP系统。此外，Xilinx模块集提供的模块可以使用户导入.m函数及HDL模块

6、2Simulink设计的VHDL或Verilog的自动代码生成 设计人员无需掌握HDL语言即可开发数字处理系统，且所得到的设计具备HDL设计所有的优点。用户也可以通过基本的子模块生成功能特征明确的System Generator IP Core，作为大型设计的一部分使用。同样，掌握了RTL设计的用户，可更好地利用System Generator。 3硬件协仿真 提供了创建“FPGA 在环路（FPGA-in-the-loop）”仿真对象的代码生成功能，可加速用户的硬件验证工作并加速其在Simulink与MATLAB中的仿真。目前，System Generator支持以太网（10/100/吉比特）

7、、PCI、Cardbus及硬件平台与Simulink之间的JTAG通信。 4嵌入式系统的硬件/软件协设计 提供了嵌入式系统的硬件/软件协设计能力，可直接加载Xilinx公司的MicroBlaze 32位 RISC处理器，甚至构建和调试DSP协处理器。System Generator提供了硬件/软件接口的共享存储器提取功能，自动生成DSP协处理器、总线接口逻辑、软件驱动器以及协处理器使用方面的软件技术文档。 8.1.3 System Generator软件的安装和配置 1软件需求 System Generator软件版本必须和ISE版本一致，同时要有匹配的MATLAB版本才能正常工作。对于Sys

8、tem Generator 9.1，需要以下的软件环境： MATLAB的版本为MATLAB v7.3/Simulink v6.5（R2006b）或者MATLAB v7.4/ Simulink v6.6（R2007a）。注意：MATLAB软件的安装路径上不能出现空格。（如：可以为C:MATLABR2007a）； ISE的版本为9.1.01i或者更高版本，ISE Simulator的版本为完全版； IP核库的版本为ISE IP 9.1i Update 1或者更高版本。 需要注意的是：系统环境变量$XILINX必须设置为ISE的安装目录。 同样，System Generator对常用的第三方软件也有

9、相应的版本要求： 综合工具Synplify Pro的版本为v8.6.2或者v8.8.0.4； 仿真工具ModelSim的版本至少为PE或者SE v6.1f以及更高版本。 2System Generator的安装 System Generator的安装软件只能通过网站下载的方式得到，网址为 Generator之前，需要关闭所有的ISE以及MATLAB应用程序，然后双击安装软件的图标，即弹出图8-3所示的欢迎界面。图7-3 System Generator的安装欢迎界面 图7-4 System Generator安装时的MATLAB版本选择界面 点击“Next”按键进入软件安装协议说明界面，选中“

10、I Agree”选项进入MATLAB版本选择界面，安装程序会自动列出已安装的MATLAB代码，如图8-4所示（由于只安装了MATLAB 2006b版本，所以只有一个版本）。 继续点击“Next”按键，进入安装路径选择界面，同时安装程序会给出所需的磁盘空间大小，对于9.1版需要118M字节的空间。再点击“Next”按键进入安装进程界面，安装完成后的界面如图8-5所示，点击“Close”按键完成安装。 图7-5 System Generator安转完成提示界面 3Xilinx HDL库的编译和配置 如果要在ModelSim中完成System Generator设计的仿真，则需要编译所有的IP库模块

11、。由于ModelSim存在PE、SE以及XE等不同的版本，下面分别介绍其编译方法。 1）ModelSim（PE or EE/SE） Xilinx提供了名为compxlib的库编译工具，在DOS模式下完成库的编译。例如命令： compxlib s mti_se f all l all 可编译生成ModelSim SE版本中VHDL以及Verilog HDL两种语言的库。完成的compxlib编译指令可查阅Xilinx软件文档Synthesis and Simulation Design Guide，也可以直接在 2）ModelSim（XE） 对于ModelSim XE（Xilinx Edition）版本，则可直接从Xilinx网站上下载已经过编译的库压缩包，其网址为： XE的安装文件夹中，这是ModelSim的默认寻找路径，因此不用对modelsim.ini文件作任何修改。