云南农业大学学生自我管理委员会同伴教育策划书

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1、-申请号:CN02153546.9名称:包含有一动作模组以提升负电阻值的栓锁器系统主分类号:H03B5/12(2006.01)I分类号:H03B5/12(2006.01)I申请（专利权）人:联华电子股份有限公司发明（设计）人:洪嘉明;王为善;黄咏胜公开（公告）日:2007.11.07公开（公告）号:CN100347950专利代理机构:北京三友知识产权代理有限公司代理人:陈 红申请日:2002.12.04地址:台湾省新竹市摘要:一种包含有一动作模组以提升负电阻值的栓锁器系统，包含一电流源模组，提供至少一直流电流；一第一交叉耦合模组，其包含有一第一反向器及一第二反向器，该二反向器分别用来于其输入端

2、输入高电压时于其输出端输出低电压，并于其输入端输入低电压时于其输出端输出高电压；以及一动作模组，连接于该第一及第二反向器，该动作模组包含有至少一动作区块，每一动作区块包含一第一元件以及一第二元件，用来提升该栓锁器系统的负电阻值；本发明的栓锁器系统包含的动作模组的电路组态内可提供一绝对值较大的负电阻值，因而使得包含有该栓锁器系统的电感电容共振腔电压控制振荡器得以更容易进入自我共振状态。主权项:1.一种栓锁器系统，其特征是：其包含有： 一电流源模组，用来提供至少一直流电流； 一第一交叉耦合模组，电连接于该电流源模组，该第一交叉耦合模组包含有： 一第一反向器，用来于其输入端输入高电压时于其输出端输出

3、低电压，并于其输入端输入低电压时于其输出端输出高电压； 一第二反向器，用来于其输入端输入高电压时于其输出端输出低电压，并于其输入端输入低电压时于其输出端输出高电压；以及 一动作模组，连接于该第一及第二反向器，该动作模组包含有一动作区块，该动作区块包含一第一元件以及一第二元件，用来提升该栓锁器系统的负电阻值； 其中该第一反向器的输入端电连接于所述动作区块的第二元件，该第一反向器的输出端电连接于所述动作区块的第一元件，而该第二反向器的输入端电连接于所述动作区块的第一元件，该第二反向器的输出端则电连接于所述动作区块的第二元件。-申请号:CN01822214.5名称:放大器电路主分类号:H03F1/0

4、2(2006.01)I分类号:H03F1/02(2006.01)I;H03F3/38(2006.01)I申请（专利权）人:高通股份有限公司发明（设计）人:M哈里斯公开（公告）日:2007.11.07公开（公告）号:CN100347951专利代理机构:上海专利商标事务所有限公司代理人:钱慰民申请日:2001.11.23地址:美国加利福尼亚州摘要:一种放大器电路(11)，包括放大器(12)，所需功率指示器(15)，功率控制电路(14)和功率测量电路(13)。放大器(12)放大输入信号以产生输出信号，并具有控制电源电流(I)的输入端和接收电源电压(V)和电源电流(I)以驱动放大器的输入端。功率控制电

5、路根据多个所需功率电平的任一个，计算并施加电源电压(V)和电源电流(I)的数值，以便于用宽广的功率电平范围中的最大效率来操作放大器。功率控制电路还可以包括功率控制环路，通过功率控制环路，可根据输出功率的测量值和输出功率的所需电平影响输出功率的调节。主权项:1.一种放大器电路(11)，其特征在于，包括： 放大器(12)，用于放大一输入信号，产生一输出信号，所述放大器(12)由电源电压V供电，并由偏置电流I偏置；和 控制装置(13，14，17，21，23)，用于根据一传递函数，调节所述偏置电流I和所述电源电压V，以便使放大器效率最优化， 其中，操作所述控制装置以调节电源电压V，使得 !CDATA

6、V = 2 R · P + V sat 其中Vsat是所述晶体管的饱和电压，并且 操作所述控制装置以调节偏置电流I，使得 !CDATA I = 2 ( P / R ) + V sat / R . -申请号:CN99814161.5名称:射频放大器中幅度调制到相位调制的消除方法主分类号:H03F1/32(2006.01)I分类号:H03F1/32(2006.01)I申请（专利权）人:艾利森公司发明（设计）人:小WO坎普;JA施朗;C戈雷;J曼尼尔斯特拉勒公开（公告）日:2007.11.07公开（公告）号:CN100347952专利代理机构:中国专利代理(香港)有限公司代理人:

7、陈 霁;陈景峻申请日:1999.11.16地址:美国北卡罗来纳州摘要:用于发射机的一种RF放大器产生一个代表RF信号的理想相位调制的相位调制指令和一个代表RF信号的理想幅度调制的幅度调制指令。一个振荡器，它根据相位调制指令产生一个相位调制的RF输入信号。一个功率放大器接收RF输入信号并且根据幅度调制指令放大这一RF输入信号，产生一个RF输出信号。将调制控制的操作与振荡器相联系。调制控制包括用来存储相位校正信息的相位存储器，使幅度调制指令与相位调制误差相互关联，以及用来根据相位调制误差改变相位调制指令的相位控制装置，以校正由功率放大器的幅度调制产生的无意识的相位误差。主权项:1.一种RF放大器包

8、括： 用来产生代表RF信号的理想相位调制的相位调制指令以及代表RF信号的理想幅度调制的幅度调制指令的指令装置(22，24)； 一个振荡器(28)，用来产生根据相位调制指令进行相位调制的恒定包络RF输入信号； 一个功率放大器(32)，根据放大RF输入信号，产生一个RF输出信号； 幅度控制装置，该幅度控制装置包括一个电源信号调制器(60，62，64)，用来通过根据所述幅度调制指令调制所述功率放大器(32)的控制信号来对所述功率放大器(32)进行幅度调制，从而对所述RF信号进行期望的幅度调制；和 相位控制装置，该相位控制装置包括相位存储装置(34)，用于存储将所述幅度调制指令与一个相位调制误差相关联

9、的相位校正信息，还包括相位控制装置(26)，用于根据所述相位调制误差改变所述相位调制指令，以校正由所述功率放大器(32)的幅度调制所产生的无意识相位误差。-申请号:CN98800584.0名称:声界面波器件及其制造方法主分类号:H03H9/145(2006.01)I分类号:H03H9/145(2006.01)I;H03H9/25(2006.01)I;H03H9/64(2006.01)I申请（专利权）人:东芝株式会社发明（设计）人:三岛直之公开（公告）日:2007.11.07公开（公告）号:CN100347953专利代理机构:上海专利商标事务所有限公司代理人:张 鑫申请日:1998.05.06地

10、址:日本神奈川县摘要:本发明提供一种可以使电极激励的声波的变换效率提高，并避免电极间寄生电阻影响的声界面波器件及其制造方法。本发明在压电性第一基片2的主面上形成梳齿状电极3，在第一基体2的主面上形成电介质膜5以覆盖该梳齿状电极3并保持平滑表面4，再在其上粘合Si类第二基片6来构成。主权项:1.一种声界面波器件，其特征在于包括： 压电性的第一基体； 形成于所述第一基体主面、激励声波的多个电极； 形成于所述第一基体主面上以完全覆盖所述多个电极并保持平滑表面的电介质膜；以及 直接粘合在所述电介质膜表面上的、由硅基材料形成的第二基体。-申请号:CN03124105.0名称:可切换的高频带通滤波器主分类

11、号:H03H11/04(2006.01)I分类号:H03H11/04(2006.01)I;H03H7/01(2006.01)I申请（专利权）人:台达电子工业股份有限公司发明（设计）人:叶明训公开（公告）日:2007.11.07公开（公告）号:CN100347954专利代理机构:北京纪凯知识产权代理有限公司代理人:戈 泊;程 伟申请日:2003.04.29地址:台湾省桃园县摘要:本发明涉及一种可切换的高频带通滤波器，其包含一输入节点与一输出节点、一可切换的LC谐振器、以及一切换信号输入接口电路。该可切换的LC谐振器耦合于该输入节点与该输出节点间，用来为经由该输入节点与该输出节点间传送的有不同频率

12、的多个高频信号提供多个可切换的滤波器变换函数。该切换信号输入接口电路耦合至该可切换的LC谐振器。一切换信号经该切换信号输入接口电路施加至该可切换的LC谐振器，以控制该可切换的LC谐振器对于该具有不同频率的多个高频信号分别提供该多个可切换的滤波器变换函数中的一个适当函数。主权项:1.一种可切换的高频带通滤波器；其包含： 一输入节点与一输出节点； 一可切换的LC谐振器，包含，一电感性单元，耦合于所述的输入节点与地面间；一第一电容性单元，耦合于所述的输入节点与地面间，使得所述的电感性单元与所述的第一电容性单元构成一第一状态并联LC谐振电路；以及一第二电容性单元，耦合于所述的输入节点与地面间，使得所述

13、的电感性单元、所述的第一电容性单元、与所述的第二电容性单元构成一第二状态并联LC谐振电路，其中所述可切换的LC谐振器耦合于所述的输入节点与所述的输出节点间，用以提供多个可切换的滤波器变换函数以经由所述的输入节点与所述的输出节点间传送的具有不同频率的多个高频信号，以及 一切换信号输入接口电路，耦合至所述的可切换的LC谐振器， 其中一切换信号经由所述的切换信号输入接口电路施加至所述的可切换的LC谐振器，以控制所述的可切换的LC谐振器对于所述的具有不同频率的多个高频信号分别提供所述的多个可切换的滤波器变换函数中的一个适当的函数。-申请号:CN200510011904.5名称:带有扫描测试功能基于条件

14、预充结构的D触发器主分类号:H03K3/012(2006.01)I分类号:H03K3/012(2006.01)I;H03K3/037(2006.01)I;H03K3/356(2006.01)I;G01R31/28(2006.01)I申请（专利权）人:清华大学发明（设计）人:杨华中;高红莉;乔 飞;汪 蕙公开（公告）日:2007.11.07公开（公告）号:CN100347955专利代理机构:代理人:申请日:2005.06.09地址:100084北京市北京100084-82信箱摘要:带有扫描测试功能且基于条件预充结构的D触发器属于D触发器技术领域，其特征在于：本发明由测试功能端的控制电路、第一、第

15、二两级锁存器依次串连组成。所述控制电路用传输门作为前级的控制逻辑，简化了结构，对延时和功耗的影响也较小；第一级锁存器采用由输入数据信号控制的条件预充电路，降低了触发器的功耗；第二级锁存器由两个独立的具有相同电路参数的单时钟相位锁存器构成，以实现输出端上升沿延时和下降沿延时的基本对称；而且两个锁存器输出端之间接了两个首尾相接的反相器作为保持器，以实现时钟信号处于低电平时输出端电位保持确定值。相应的还提出了具有异步置、复位以及同步复位功能的四种电路。主权项:1.带有扫描测试功能且基于条件预充结构的D触发器，其特征在于：所述的D触发器是上升沿触发的，该D触发器含有： 第一级锁存器，包括： 第1“或”

16、逻辑电路，由第8NMOS管(MN8)和第9NMOS管(MN9)组成，该两个NMOS管的漏极相连，衬底相连后接地，该第8NMOS管(MN8)的栅极接第2中间节点(Db)，源极接时钟信号(CLK)；该第9NMOS管(MN9)的栅极和源极都接第1中间节点(DI)； 第2“或”逻辑电路，由第10NMOS管(MN10)和第11NMOS管(MN11)组成，该第10NMOS管(MN10)的栅极接第1中间节点(DI)，源极接时钟信号(CLK)；该第11NMOS管(MN11)的栅极和漏极都接第2中间节点(Db)； 第1PMOS管(MP1)，所述第1“或”逻辑电路中的时钟信号(CLK)和第1中间节点(DI)组成“

17、或”逻辑并经所述第9NMOS管(MN9)的漏极和该第1PMOS管(MP1)的栅极相连；该第1PMOS管(MP1)的源极和衬底相连后接电源电压(VDD)； 第2PMOS管(MP2)，所述第2“或”逻辑电路中的时钟信号(CLK)和第2中间节点(Db)组成“或”逻辑并经该第11NMOS管(MN11)的漏极和所述第2PMOS管(MP2)的栅极相连，而该第2PMOS管(MP2)的源极和衬底相连后接电源电压(VDD)； 第3PMOS管(MP3)，该第3PMOS管(MP3)的源极和衬底相连后接电源电压(VDD)； 第4PMOS管(MP4)，该第4PMOS管(MP4)的源极和衬底相连后接电源电压(VDD)；

18、第6NMOS管(MN6)，该第6NMOS管(MN6)的源极同时和所述第1PMOS管(MP1)和第3PMOS管(MP3)的漏极、第4PMOS管(MP4)的栅极相连，所述连接点记为第3中间节点(SALATCH_N)；所述第6NMOS管(MN6)的栅极同时和所述第3PMOS管(MP3)的栅极、第4PMOS管(MP4)和第2PMOS管(MP2)的漏极相连，所构成的连接点记为第4中间节点(SALATCH_P)；所述第6NMOS管(MN6)的衬底接地； 第7NMOS管(MN7)，该第7NMOS管(MN7)的源极和所述第4中间节点(SALATCH_P)相连；该第7NMOS管(MN7)的栅极和所述第3中间节点

19、(SALATCH_N)相连；该第7NMOS管(MN7)的衬底接地； 第2NMOS管(MN2)，该第2NMOS管(MN2)的源极和所述第6NMOS管(MN6)的漏极相连，该第2NMOS管(MN2)的衬底接地； 第3NMOS管(MN3)，该第3NMOS管(MN3)的源极和所述第7NMOS管(MN7)的漏极相连；该第3NMOS管(MN3)的衬底接地； 第1反相器(1)，该第1反相器(1)的输入端和所述第2NMOS管(MN2)的栅极相连并且接第1中间节点(DI)；该第1反相器(1)的输出端接所述第2中间节点(Db)，所述第2中间节点(Db)接所述第3NMOS管(MN3)的栅极； 第1NMOS管(MN1

20、)，该第1NMOS管(MN1)的源极同时和所述第2NMOS管(MN2)和第3NMOS管(MN3)的漏极相连；该第1NMOS管(MN1)的漏极和衬底同时接地； 第二级锁存器，包括两个有相同电器参数的单时钟相位锁存器，该第二级锁存器含有： 第5PMOS管(MP5)，该第5PMOS管(MP5)的栅极接所述第4中间节点(SALATCH_P)；该第5PMOS管(MP5)的源极接电源电压(VDD)； 第6PMOS管(MP6)，该第6PMOS管(MP6)的栅极和所述第3中间节点(SALATCH_N)相连；该第6PMOS管(MP6)的源极接电源电压(VDD)； 第2反相器(2)和第3反相器(3)，反相并接，也

21、就是第2反相器(2)的输出端接第3反相器(3)的输入端，第2反相器(2)的输入端接第3反相器(3)的输出端； 第12NMOS管(MN12)，该第12NMOS管(MN12)的栅极和所述第4中间节点(SALATCH_P)相连；该第12NMOS管(MN12)的源极同时和所述第5PMOS管(MP5)的漏极、第2反相器(2)的输入端、第3反相器(3)的输出端相连，该连接点记为第5中间节点(QI)；该第12NMOS管(MN12)的衬底接地； 第13NMOS管(MN13)，该第13NMOS管(MN13)的栅极接所述第3中间节点(SALATCH_N)；该第13NMOS管(MN13)的源极同时接所述第6NMOS

22、管(MN6)的漏极、第2反相器(2)的输出端和第3反相器(3)的输入端，该连接点记为第6中间节点(QNI)；该第13NMOS管(MN13)的衬底接地； 第4NMOS管(MN4)，该第4NMOS管(MN4)的源极接所述第12NMOS管(MN12)的漏极；所述第4NMOS管(MN4)的栅极接时钟信号(CLK)；该第4NMOS管(MN4)的漏极和衬底都接地； 第5NMOS管(MN5)，该第5NMOS管(MN5)的源极接所述第13NMOS管(MN13)的漏极；该第5NMOS管(MN5)的栅极接时钟信号(CLK)；该第5NMOS管(MN5)的漏极和衬底都接地； 第4反相器(4)，该第4反相器(4)的输入

23、端接所述第6中间节点(QNI)，输出为所述D触发器的第2输出信号(Qb)； 第5反相器(5)，该第5反相器(5)的输入端接所述第5中间节点(QI)，输出为所述D触发器的第1输出信号(Q)； 测试功能端的控制电路，包括： 由第7PMOS管(MP7)和第14NMOS管(MN14)组成的第1CMOS传输门(XD)，所述第1CMOS传输门(XD)中，所述第7PMOS管(MP7)和所述第14NMOS管(MN14)的源极相连后接第1输入信号(D)；所述第7PMOS管(MP7)的衬底接电源电压(VDD)，所述第14NMOS管(MN14)的衬底接地； 由第8PMOS管(MP8)和第15NMOS管(MN15)组

24、成的第2CMOS传输门(XTI)，所述第2CMOS传输门(XTI)中，所述第8PMOS管(MP8)和所述第15NMOS管(MN15)的源极相连后接第3输入信号(TI)；所述第8PMOS管(MP8)的衬底接电源电压(VDD)，所述第15NMOS管(MN15)的衬底接地； 第6反相器(XTE)，该第6反相器(XTE)的输出端同时和所述第1CMOS传输门(XD)中的第14NMOS管(MN14)的栅极以及所述第2CMOS传输门(XTI)中的第8PMOS管(MP8)的栅极相连；该第6反相器(XTE)的输入端同时和所述第1CMOS传输门(XD)中第7PMOS管(MP7)的栅极以及所述第2CMOS传输门(X

25、TI)中第15NMOS管(MN15)的栅极相接后接第2输入信号(TE)；所述测试功能端的控制电路中，所述第1CMOS传输门(XD)中的第7PMOS管(MP7)和第14NMOS管(MN14)的漏极、第2CMOS传输门(XTI)中的第8PMOS管(MP8)和第15NMOS管(MN15)的漏极相连后构成所述控制电路的输出端，接第一、二两级锁存器输出的所述第1中间节点(DI)。-申请号:CN200510058997.7名称:低时钟信号摆幅条件预充电CMOS触发器主分类号:H03K3/012(2006.01)I分类号:H03K3/012(2006.01)I;H03K3/00(2006.01)I申请（专利

26、权）人:清华大学发明（设计）人:杨华中;乔 飞;汪 蕙公开（公告）日:2007.11.07公开（公告）号:CN100347956专利代理机构:代理人:申请日:2005.03.29地址:100084北京市100084-82信箱摘要:低时钟信号摆幅条件预充电CMOS触发器属于CMOS触发器技术领域，其特征在于：它具有把公知的名为SAFF_CP的条件预充电结构的低电压摆幅时钟信号驱动的触发器电路中第一级锁存器内全部PMOS管的衬底直接连接到电源端，同时把第一级锁存器中唯一的一个栅极接同一电源端的NMOS管的栅极改接到时钟信号端，再把第一级锁存器的互补输出端分别连接到两个独立的并具有相同电路参数的单时

27、钟相位锁存器上而形成的。它可以保证本发明所述触发器的互补输出端实现对称的上升沿延时和下降沿延时，相对于SAFF_CP触发器电路，它的建立时间很小，其结构也较简单，更有利于电路的使用和设计。主权项:1.低时钟信号摆幅条件预充电CMOS触发器，其特征在于，它含有：第一级锁存器，它的基本结构参考敏感放大器结构条件预充电触发器(SAFF_CP)的第一级锁存器进行设计，同时把组成低时钟信号摆幅条件预充电CMOS触发器的第一级锁存器的第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)和第四PMOS管(MP4)的衬底直接连接到电源端(VDD)；第二级锁存器，它由两个独立的并具有相同

28、电路参数的单时钟相位锁存器构成； 第一级锁存器含有： 第一或逻辑电路，它由两个漏极并联后作为第一或逻辑电路的输出端的第九NMOS管(MN9)和第十NMOS管(MN10)组成，其中，第九NMOS管(MN9)的源极接时钟信号(CLK)，栅极接第二数据信号(Db)；第十NMOS管(MN10)的源极和栅极同时接第一数据信号(D)，第九NMOS管(MN9)和第十NMOS管(MN10)的衬底都接地； 第二或逻辑电路，它由两个漏极并联后作为第二或逻辑电路输出端的第十一NMOS管(MN11)和第十二NMOS管(MN12)组成，其中，第十一NMOS管(MN11)的源极接上述时钟信号(CLK)，栅极接上述第一数据

29、信号(D)；第十二NMOS管(MN12)的源极和栅极都同时接上述第二数据信号(Db)，第十一NMOS管(MN11)和第十二(MN12)的衬底都接地； 第一个PMOS管并联电路，它由第一PMOS管(MP1)和第三PMOS管(MP3)并联而成，其中，第一PMOS管(MP1)和第三PMOS管(MP3)的源极连接后接上述电源端(VDD)，第一PMOS管(MP1)和第三PMOS管(MP3)的漏极相连，第一PMOS管(MP1)的栅极接上述第一或逻辑电路的输出端，第一PMOS管(MP1)和第三PMOS管(MP3)的衬底都接上述电源端(VDD)； 第一个NMOS管串联电路，它由第十三NMOS管(MN13)和第

30、二NMOS管(MN2)依次串联而成，第十三NMOS管(MN13)和第二NOMS管(MN2)的衬底都接地，其中，第十三NMOS管(MN13)的源极和上述第三PMOS管(MP3)的漏极相连后作为上述第一级锁存器的第一输出端(X)，第十三NMOS管(MN13)的栅极与上述第三PMOS管(MP3)的栅极相连后作为上述第一级锁存器的第二输出端(Y)，第十三NMOS管(MN13)的漏极与第二NMOS管(MN2)的源极连接； 第二个PMOS管并联电路，它由第二PMOS管(MP2)和第四PMOS管(MP4)并联而成，其中，第二PMOS管(MP2)和第四PMOS管(MP4)的源极连接后接上述电源端(VDD)，第

31、二PMOS管(MP2)和第四PMOS管(MP4)的漏极相连，第二PMOS管(MP2)的栅极接上述第二或逻辑电路的输出端，第二PMOS管(MP2)和第四PMOS管(MP4)的衬底都接上述电源端(VDD)； 源极直接接地的第一NMOS管(MN1)，它的栅极接上述时钟信号(CLK)，它的衬底直接接地； 第二个NMOS管串联电路，它由第十四NMOS管(MN14)和第三NMOS管(MN3)依次串联而成，第十四NMOS管(MN14)和第三NMOS管(MN3)的衬底都接地，其中，第十四NMOS管(MN14)的源极和上述第四PMOS管(MP4)的漏极相连后再与作为上述第一级锁存器的第二输出端(Y)相连，第十四

32、NMOS管(MN14)的栅极与上述第四PMOS管(MP4)的栅极相连后再与作为上述第一级锁存器的第一输出端(X)相连，第十四NMOS管(MN14)的漏极与第三NMOS管(MN3)的源极连接；其中，第三NMOS管(MN3)的漏极与上述第二NMOS管(MN2)的漏极并联后连接上述第一NMOS管(MN1)的漏极； 栅极直接接上述时钟信号(CLK)的第四NMOS管(MN4)，它的源极和漏极分别与上述第二NMOS管(MN2)和第三NMOS管(MN3)的源极相连，它的衬底直接接地； 第一反相器(1)，它的输入端与上述第二NMOS管(MN2)的栅极相连后接到上述第一数据信号(D)，它的输出端产生上述第二数据

33、信号(Db)并同时连接到上述第三NMOS管(MN3)的栅极； 第二级锁存器含有： 第一单时钟相位锁存器，它由第五PMOS管(MP5)，第六NMOS管(MN6)和第八NMOS管(MN8)依次串联构成；其中，第五PMOS管(MP5)的源极接上述电源端(VDD)，第五PMOS管(MP5)的漏极接第六NMOS管(MN6)的漏极，第五PMOS管(MP5)的栅极和第八NMOS管(MN8)的栅极相连后接上述第一级锁存器的第二输出端(Y)；第六NMOS管(MN6)的源极接第八NMOS管(MN8)的漏极，第八NMOS管(MN8)的源极接地；第六NMOS管(MN6)的漏极接第三反相器(3)的输入端，第三反相器(3

34、)的输出端是触发器的第一输出端(Q)； 第二单时钟相位锁存器，它由第六PMOS管(MP6)，第五NMOS管(MN5)和第七NMOS管(MN7)依次串联构成；其中，第六PMOS管(MP6)的源极接上述电源端(VDD)，第六PMOS管(MP6)的漏极接第五NMOS管(MN5)的漏极，第六PMOS管(MP6)的栅极和第七NMOS管(MN7)的栅极相连后接上述第一级锁存器的第一输出端(X)；第五NMOS管(MN5)的源极接第七NMOS管(MN7)的漏极，第七NMOS管(MN7)的源极接地；第五NMOS管(MN5)的漏极接第二反相器(2)的输入端，第二反相器(2)的输出端是触发器的第二输出端(Qb)；

35、上述第五PMOS管(MP5)和第六PMOS管(MP6)的衬底都连接上述电源端(VDD)；上述第五NMOS管(MN5)、第六NMOS管(MN6)、第七NMOS管(MN7)和第八NMOS管(MN8)的衬底都连接地；上述第五NMOS管(MN5)和第六NMOS管(MN6)的栅极都接上述时钟信号(CLK)。-申请号:CN200510011539.8名称:高速低时钟信号摆幅条件预充CMOS触发器主分类号:H03K3/356(2006.01)I分类号:H03K3/356(2006.01)I;H03K3/012(2006.01)I申请（专利权）人:清华大学发明（设计）人:杨华中;乔 飞;汪 蕙公开（公告）日:

36、2007.11.07公开（公告）号:CN100347957专利代理机构:代理人:申请日:2005.04.08地址:100084北京市北京100084-82信箱摘要:高速低时钟信号摆幅条件预充CMOS触发器，属于CMOS触发器技术领域，其特征在于：它把SAFF_CP条件预充结构的低电压摆幅时钟信号驱动的触发电路中第一级锁存器内全部的PMOS管的衬底直接连接到电源端，再在省去第一级锁存器中唯一的一个栅极接同一个电源端的NMOS管的同时，去除漏极并接的两个NMOS管，使得一个衬底和源极都接地的NMOS管的漏极同时与剩下的两个NMOS管的漏极相连，最后把第一级锁存器的两个互补输出端分别连接到两个相互独

37、立并具有相同电路参数的单时钟相位锁存器。在相同的测试条件下，比SAFF_CP触发器电路节省高达25的能耗，且电路结构简化、面积小、延时特性等其他性能有明显改进。主权项:1.高速低时钟信号摆幅条件预充CMOS触发器，其特征在于，它含有： 第一级锁存器，它包含： 第一或逻辑电路，它由第八NMOS管(MN8)的漏极和第九NMOS管(MN9)的漏极并联后作为所述第一或逻辑电路的输出端；其中，第八NMOS管(MN8)的源极接时钟信号(CLK)，栅极接第二数据信号(Db)；第九NMOS管(MN9)的源极和栅极同时接第一数据信号(D)；第八NMOS管(MN8)和第九NMOS管(MN9)的衬底都接地； 第二或

38、逻辑电路，它由第十NMOS管(MN10)的漏极和第十一NMOS管(MN11)的漏极并联后作为所述第二或逻辑电路的输出端；其中，第十NMOS管(MN10)的源极接上述同一个时钟信号(CLK)，栅极接上述第一数据信号(D)；第十一NMOS管(MN11)的源极和栅极都同时接上述第二数据信号(Db)，第十一NMOS管(MN11)的栅极反向经过第一反相器(1)和第一或逻辑电路的第一数据信号(D)端相连；第十NMOS管(MN10)和第十一NMOS管(MN11)的衬底都接地； 第一PMOS管并联电路，它由第一PMOS管(MP1)的源极和第三PMOS管(MP3)的源极并联后接电源端(VDD)，并且第一PMOS

39、管(MP1)的漏极和第三PMOS管(MP3)的漏极并联后作为所述第一级锁存器的第一输出端(X)；其中，第一PMOS管(MP1)的栅极接上述第一或逻辑电路的输出端；第一PMOS管(MP1)和第三PMOS管(MP3)的衬底都接上述同一个电源端(VDD)； 第二NMOS管(MN2)，它的衬底接地，而栅极与上述第一PMOS管并联电路中的第三PMOS管(MP3)的栅极相连后作为所述第一级锁存器的第二输出端(Y)，所述第二NMOS管(MN2)的源极与上述第一级锁存器的第一输出端(X)相连； 第二PMOS管并联电路，它由第二PMOS管(MP2)的源极和第四PMOS管(MP4)的源极并联后接上述同一个电源端(

40、VDD)，并且第二PMOS管(MP2)的漏极和第四PMOS管(MP4)的漏极并联后连接到上述第一级锁存器的第二输出端(Y)；其中，第二PMOS管(MP2)的栅极接上述第二或逻辑电路的输出端，第二PMOS管(MP2)和第四PMOS管(MP4)的衬底都接上述同一个电源端(VDD)； 第三NMOS管(MN3)，它的衬底接地，而栅极与上述第二PMOS管并联电路中的第四PMOS管(MP4)的栅极相连后再与上述第一级锁存器的第一输出端(X)相连；所述第三NMOS管(MN3)的源极与上述第一级锁存器的第二输出端(Y)相连； 第一NMOS管(MN1)的源极和衬底都接地，它的栅极接上述同一个时钟信号(CLK)，

41、它的漏极同时与上述第二NMOS管(MN2)的漏极和第三NMOS管(MN3)的漏极相连； 第二级锁存器，它包含： 第一单时钟相位锁存器，它由第五PMOS管(MP5)、第四NMOS管(MN4)和第六NMOS管(MN6)依次串联构成；其中第五PMOS管(MP5)的源极接上述同一个电源端(VDD)，漏极接第四NMOS管(MN4)的源极；第四NMOS管(MN4)漏极接第六NMOS管(MN6)的漏极，第六NMOS管(MN6)的源极接地；第五PMOS管(MP5)的栅极和第六NMOS管(MN6)的栅极相连后接上述第一级锁存器的第二输出端(Y)，第四NMOS管(MN4)的源极接第四反相器(4)的输入端，第四反相

42、器(4)的输出端是上述触发器的第一输出端(Q)； 第二个单时钟相位锁存器，它由第六PMOS管(MP6)、第五NMOS管(MN5)和第七NMOS管(MN7)依次串联构成；其中第六PMOS管(MP6)的源极接上述同一个电源端(VDD)，漏极接第五NMOS管(MN5)的源极；第五NMOS管(MN5)的漏极接第七NMOS管(MN7)的漏极，第七NMOS管(MN7)的源极接地；第六PMOS管(MP6)的栅极第七NMOS管(MN7)的栅极相连后接上述第一级锁存器的第一输出端(X)，第五NMOS管(MN5)的源极接第五反相器(5)的输入端，第五反相器(5)的输出端即为上述触发器的第二输出端(Qb)； 第五P

43、MOS管(MP5)和第六PMOS管(MP6)的衬底直接连接上述同一个电源端(VDD)；第四NMOS管(MN4)、第五NMOS管(MN5)、第六NMOS管(MN6)和第七NMOS管(MN7)的衬底都接地；第四NMOS管(MN4)的栅极和第五NMOS管(MN5)的栅极都接上述同一个时钟信号(CLK)。-申请号:CN200480010123.8名称:受保护的功率器件主分类号:H03K17/08(2006.01)I分类号:H03K17/08(2006.01)I申请（专利权）人:皇家飞利浦电子股份有限公司发明（设计）人:RJ巴克公开（公告）日:2007.11.07公开（公告）号:CN100347958专

44、利代理机构:中国专利代理(香港)有限公司代理人:张雪梅;张志醒申请日:2004.04.08地址:荷兰艾恩德霍芬摘要:一种功率绝缘栅场效应晶体管，具有由主单元绝缘栅控制的主单元(2)和由读出单元绝缘栅控制的读出单元(4)。取样保持电路(10，50)设置成在多个状态工作以在至少一个取样状态而不是保持状态读出流经读出单元(4)的电流，其中所述多个状态包括至少一个取样状态和保持状态。取样状态可用在反馈环中以控制驱动放大器(20)，和/或用于将读出单元(4)中的电流镜像到测量输出端子(58)上，该驱动放大器(20)驱动主单元和读出单元(2，4)的栅极。主权项:1.一种装置，包括： 功率绝缘栅场效应晶体管

45、，具有由主单元绝缘栅控制的主单元(2)和由读出单元绝缘栅控制的读出单元(4)； 取样保持电路(10，50)，与读出单元(4)串联连接并且设置成在多个状态下工作，所述多个状态包括至少一个取样状态和一个保持状态； 其中，取样保持电路(10，50)设置成在至少一个取样状态而不是在保持状态读出流经读出单元(4)的电流。-申请号:CN200410091685.1名称:一种复位电路主分类号:H03K17/22(2006.01)I分类号:H03K17/22(2006.01)I申请（专利权）人:富士通株式会社发明（设计）人:铃木英明;山崎浩和公开（公告）日:2007.11.07公开（公告）号:CN100347

46、959专利代理机构:北京东方亿思知识产权代理有限责任公司代理人:赵淑萍申请日:2004.11.30地址:日本神奈川县摘要:本发明公开了一种复位电路，所述复位电路包括电源检测电路、断电检测电路、和输出电路。电源检测电路在上电和断电期间，当根据电源电压的第一电压高于第一阈值时输出第一信号，并且当第一电压低于第一阈值时输出第二信号。断电检测电路在断电期间，在第二信号被输出之后，当根据电源电压的第二电压变得比第二阈值低时输出第三信号。输出电路在上电期间当第一信号被输出时输出从低电平变为高电平的上电复位信号，并且在断电期间当第三信号被输出时输出从高电平变为低电平的断电复位信号。主权项:1.一种复位电路，

47、包括： 电源检测电路，所述电源检测电路在上电和断电期间，当根据电源电压的第一电压高于第一阈值时输出第一信号，并且当所述第一电压低于所述第一阈值时输出第二信号； 断电检测电路，所述断电检测电路在断电期间，在所述第二信号被输出之后，当根据所述电源电压的第二电压变得比第二阈值低时输出第三信号；以及 输出电路，所述输出电路在上电期间当所述第一信号被输出时输出从低电平变为高电平的上电复位信号，并且在断电期间当所述第三信号被输出时输出从高电平变为低电平的断电复位信号。-申请号:CN200410006759.7名称:电视调谐器的输入电路主分类号:H03H11/28(2006.01)I分类号:H03H11/2

48、8(2006.01)I;H03J5/24(2006.01)I申请（专利权）人:阿尔卑斯电气株式会社发明（设计）人:山本正喜公开（公告）日:2007.12.05公开（公告）号:CN100353663专利代理机构:永新专利商标代理有限公司代理人:黄剑锋申请日:2004.02.26地址:日本东京都摘要:一种电视调谐器的输入电路，减少接收频带的低频段和高频段中的调谐的Q值差异，使选择度特性均匀，可扩大接收频带。具有VHF调谐电路(1)，由调谐用电感元件(1a1d)和并联连接在上述调谐用电感元件上的变容二极管构成，且根据上述调谐用电感元件(1a1d)的电感值的切换，被切换成调谐VHF频段的高频带或者低频

49、带；在上述调谐用电感元件(1a1d)设置中间抽头点(A)，在电视信号的输入端子(3)和上述中间抽头点(A)之间串联插入第1连接用电感元件(2)，把上述第一连接用电感元件(2)的一端同上述中间抽头点(A)连接的同时，另一端同上述电视信号的输入端子(3)连接。主权项:1.一种电视调谐器的输入电路，其特征在于， 具有VHF调谐电路，由多个调谐用电感元件和并联连接在上述调谐用电感元件上的变容二极管构成，且根据上述调谐用电感元件的电感值的切换，被切换成调谐VHF频段的高频带或者低频带； 在上述调谐用电感元件中的两个调谐用电感元件的连接点上设置中间抽头点，在电视信号的输入端子和上述中间抽头点之间串联插入第

50、1连接用电感元件，把上述第一连接用电感元件的一端同上述中间抽头点连接的同时，另一端同上述电视信号的输入端子连接。-申请号:CN99804303.6名称:音频信号处理方法主分类号:H03H17/06(2006.01)I分类号:H03H17/06(2006.01)I;H04S5/00(2006.01)I;G06F17/10(2006.01)I申请（专利权）人:雷克技术有限公司发明（设计）人:戴维斯坦利麦克格拉思;亚当理查德麦克基格;格伦诺曼迪肯斯;理查德詹姆斯卡特赖特;安德鲁彼得赖利公开（公告）日:2007.12.05公开（公告）号:CN100353664专利代理机构:中原信达知识产权代理有限责任

51、公司代理人:谷惠敏;李 辉申请日:1999.01.06地址:澳大利亚新南威尔士摘要:提供了一种处理一系列输入音频信号的方法，所述输入音频信号代表放置在收听者周围预定位置的一系列虚拟的音频声源，该方法可以产生一组精简的用于在收听者周围的扬声器装置上进行播放的音频输出信号，该方法包括以下步骤：(a)对每个输入音频信号和每个输出音频信号进行以下步骤：()用相应的脉冲响应最初的头部对输入音频信号进行卷积以形成一系列初始响应，其中的脉冲响应充分映射了相应的虚拟声源到相应的扬声器装置的脉冲响应的初始声音和早期反射；(b)对每个输入音频信号和每个输出音频信号进行以下步骤：()形成音频输入信号的混音；并()根

52、据对应脉冲响应的多个尾部形成复合的卷积尾；()用复合的卷积尾对音频信号的混音进行卷积以形成复合尾部响应；(c)对每个音频输入信号进行以下步骤：()把相应系列的初始响应与相应的复合尾部响应进行复合以形成音频输出信号。主权项:1.一种处理一系列输入音频信号的方法，所述输入音频信号代表放置在收听者周围预定位置的一系列虚拟的音频声源，该方法可以产生一组精简的用于在收听者周围的扬声器装置上进行播放的音频输出信号，该方法包括以下步骤： (a)对每个输入音频信号和每个输出音频信号进行如下步骤： (i)用相应的脉冲响应最初的头部对输入音频信号进行卷积以形成一系列初始响应，其中的脉冲响应充分映射了相应的虚拟声源

53、到相应的扬声器装置的脉冲响应的初始声音和早期反射； (b)对每个输入音频信号和每个输出音频信号进行如下步骤： (i)形成音频输入信号的混音； (ii)确定单独的卷积尾； (iii)用单独的卷积尾对音频信号的混音进行卷积以形成复合尾部响应； (c)对每个音频输出信号进行如下步骤： (i)把相应系列的初始响应与相应的复合尾部响应进行复合以形成音频输出信号。-申请号:CN200310113794.4名称:比较器电路及使用比较器比较输入信号的方法主分类号:H03K5/22(2006.01)I分类号:H03K5/22(2006.01)I;H03M1/12(2006.01)I申请（专利权）人:旺宏电子股份

54、有限公司发明（设计）人:杨志仁公开（公告）日:2007.12.05公开（公告）号:CN100353665专利代理机构:北京中原华和知识产权代理有限责任公司代理人:寿 宁;张华辉申请日:2003.11.25地址:中国台湾摘要:本发明是关于一种比较器电路及使用比较器比较输入信号的方法，是一种模拟数字转换电路内所用子比较器的结构。多个子比较器是用于接收均衡和电能降低控制信号。根据本发明实施形式，在模拟数字转换电路内可串联多个子比较器。均衡信号和电能降低控制信号应用于至少部分子比较器，以赋能子比较器而减轻或消除与取样信号有关的偏移电压和环境噪声的该类子比较器。另外，根据本发明，该模拟数字转换电路包括一

55、个锁存器型微分子比较器，该锁存器型微分子比较器可从数字转换器的不稳定输入区减轻或消除该子比较器输出电平。主权项:1、一种比较器电路，应用于比较一第一和一第二输入信号，其特征在于该比较器电路包括： 复数个串联的全微分子比较器，而该些串联的全微分子比较器的最后一个比较器产生一第一输出信号和一第二输出信号当作全微分对输出； 复数个反相器子比较器，其中该些反相器子比较器中的第一部分子比较器彼此串联，并接收该第一输出信号，以产生一第三输出信号，而该些反相器子比较器中的第二部分子比较器彼此串联，并接收该第二输出信号，以产生一第四输出信号；以及 复数个反相器，连接到该些反相器子比较器的第一部分子比较器和第二

56、部分子比较器，用以处理该第三输出信号和该第四输出信号，其中该些全微分子比较器和该些反相器子比较器中的至少一个子比较器包括一电能降低控制信号线路。-申请号:CN200380103487.6名称:在隔离系统之间的电平移动电路主分类号:H03K19/0185(2006.01)I分类号:H03K19/0185(2006.01)I申请（专利权）人:NXP股份有限公司发明（设计）人:K-J德兰根;B辛格赫;E托伊公开（公告）日:2007.12.05公开（公告）号:CN100353666专利代理机构:中科专利商标代理有限责任公司代理人:王波波申请日:2003.11.15地址:荷兰艾恩德霍芬摘要:一种电平移动电路(20、30)，它通过经过一个或多个通用类型的电流反射镜驱动单个负载(L)将来自一个系统的输入电流(Iin)耦合到另一个隔离系统。在第一实施例(20)中，两个相似类型(或N型或P型)的电流反射镜(M1、M2，M3、M4)向一个公共负载提供输出电流(Iout1、Iout2)。在正常的非故障操作期间使用二极管(D1、D2)在两个电流反射镜之间分割输入电流(Iout1、Iout2)，在故障状态下两个电流反射镜中的任何一个截止，以便可在存在故障的情况下进行正常操