FPGA的等精频率与相位计设计

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1、Q260046902专业做论文封面1/34Q260046902专业做论文作者： Pan Hongliang仅供个人学习西南科技大学毕业设计（论文）题目名称：基于FPGA 的等精度频率与相位计设计年级： 2003 级本科专科学生学号： 20035070学生姓名：刘智超指导教师：方艳红赵海龙学生单位：信息工程学院技术职称：讲师助教学生专业：生物医学工程教师单位：信息工程学院西南科技大学教务处制2/34西南科技大学本科生毕业论文I基于 FPGA 的等精度频率与相位计设计摘要：频率、相位是信号最重要的两个特征值，把握了它们，就可以基本把握一个信号。因此研制高精度的频率与相位测量设备具有十分重要的意义。

2、本文介绍了基于FPGA 的等精度频率与相位计的设计， 包括硬件和软件设计， 设计主要分为三个模块：计数模块、计算模块和显示模块， 计数模块对被测信号周期数进行计数，计算模块对信号处理模块输出的数据进行计算，最后计算结果由显示模块显示。实验结果表明，这种基于 FPGA 的方法可以对频率、 相位以及脉宽进行测量， 并在精度和处理速度都达到实际计要求，由此可以看出，本课题有其发展空间和实际价值。关键词： 等精度；频率与相位计；FPGAThe Design of Equal Precision Frequency and Phase Meter Based on FPGAAbstract: Frequ

3、ency and phase are two important characteristics of a signal. Grasping these two characteristics means that we could basically grasp a signal. So it is very significant to develop a high precision frequency and phase meter. The development of an equal precision frequency and phase meter based on FPG

4、A is introduced in this paper, mainly about the design of hardware and software. The Design mainly includes three modules: counting module, calculating module and displaying module. The number of period of a signal is counted by counting module, data from counting module is computed by calculating m

5、odule, and finally the result from calculating module is showed by displaying module. The measure results show that frequency and phase meter based on FPGA could scale frequency, phase and pulse width, and could meet requires of speed and precision. Therefore, this design will take up an important p

6、osition in the future and have practical value.Keywords: equal precision, frequency and phase meter, FPGA目录第一章绪论31.1 课题背景及意义31.2 国内外研究状况和进展31.3 本文主要工作及内容安排5I/34西南科技大学本科生毕业论文II第二章 等精度频率相位计的基本原理 .62.1频率测量的基本原理 .62.2相位测量原理 .72.2.1模拟式直读相位计 .72.2.2基于傅立叶变换测量相位 .72.2.3自动数字测相 .82.2.4脉宽、占空比测量 .9第三章 等精度频率相位计硬

7、件结构以及实现 .93.1 FPGA 器件及设计开发板介绍 .103.1.1 FPGA 简介 .103.1.2设计所用开发平台（ Create-SOPC1000A1CT）简介 .113.2系统模块结构 .123.2.1信号处理模块 .123.2.2数据处理 .143.2.3显示模块 .16第四章 等精度频率相位计设计软件实现及结果仿真.164.1 VHDL 语言简介 .164.2系统的软件实现 .184.2.1信号处理模块的 VHDL 实现 .184.2.2译码显示模块实现 .204.3系统仿真 .214.3.1信号处理模块仿真 .224.3.2计算模块仿真 .224.3.3译码模块 .224

8、.3.4系统结果仿真 .234.3.5测量结果以及误差分析 .24第五章 系统调试 .255.1系统引脚约束及功能 .255.2系统调试 .27结论.28致谢.29参考文献 .29II/34个人收集整理勿做商业用途第一章绪论1.1 课题背景及意义频率、相位是现代数字信号的基本也是最重要的特征。 在电子信号测量中，频率测量是最基本的测量量之一， 工程中很多测量， 如用振弦式力测量、 时间测量、速度测量、速度控制等，都涉及到频率测量，或可归结为频率测量；相位的测量在实际中也有很重要的应用， 比如基于红外定位技术的矿井提升机位置跟踪系统，这个系统就是通过红外在井罐和被测点反射的相位差来进行定位的，

9、即在井罐发射一组连续红外线， 并接受其反射信号， 通过发射和反射信号的相位差来代替时间，从而计算出距离；又如伺服电机驱动，也需要考虑测量信号的相位差。电子技术在不断发展， 与之相关的测量仪器也随着发展， 尤其在电子通讯技术发达的今天，信号的测量尤为重要， 频率相位计作为一种检测信号频率和相位的仪器，对其精度和应用范围有更严格要求， 所以设计一个高频率范围高精度的频率相位计在实际应用中有重要意义。随着电子技术的飞速发展， 我们已进入数字化和信息化时代， 其特点是各类数字产品的广泛应用， 数字产品不但功能越来越强， 结构越来越复杂， 更新速度也越来快，这就要求设计数字产品时必须缩短开发周期， 现代

10、电子技术设计的核心是 EDA 技术，20世纪 90年代后期，随着集成电路的发展， 利用大规模集成电路来完成各种高速、 高精度电子仪器的设计已经成为一种行之有效的方法。 采用这种技术制成的电子仪器电路结构简单、 性能可靠、 测量精确且易于调试。 而随着出现了以高级描述语言、 系统功能仿真和综合技术为特征的第三代 EDA工具的出现，使得 EDA技术更加完善，这是因为这些 EDA 工具有以下特征： EDA 设计层次由 RLT级提高到系统级（行为级），并推出行为级综合工具，节约成本，缩短设计周期；为带有 IP 的 ASIC设计提供软硬件协同设计工具； 建立并行设计工程框架结构的集成化工具。而FPGA的

11、发明，为在高频领域实现数字信号处理提供了更好的方法，因为FPGA器件在高频方面有着模拟器件不可比拟的优势，加上对器件要求没有模拟电器那么高，在设计中随时可进行仿真，可以有效避免浪费。综上所述， FPGA在电子设计领域有广阔的发展空间。1.2 国内外研究状况和进展频率测量方面， 国外该技术的进步远远超过了其他测量仪器，我国频率特性3/34个人收集整理勿做商业用途测量仪器发展经历了进口、仿制和开发三个阶段，开发技术取得了长足的进步。但是，现有的频率计多采用模拟式，电路复杂，价格昂贵，而且不能直接用于测量，给使用者带来诸多不便。对于频率测量， 常用数字频率测量方法有 M 法 T 法和 M/T 法。M

12、 法是在给定的闸门时间内测量被测信号的脉冲个数， 进行换算得出被测信号的频率。 这种测量方法的测量精度取决于闸门时间和被测信号频率， 当被测信号频率较低时将产生较大误差 , 除非闸门时间取得很大 . 所以这种方法比较适合测量高频信号的频率。 T 法是通过测量被测信号的周期然后换算出被测信号的频率，这种测量方法的测量精度取决于被测信号的周期和计时精度，当被测信号频率较高时 , 对计时精度的要求就很高， 这种方法比较适合测量频率较低的信号。 M/T 法具有以上两种方法的优点 , 它通过测量被测信号数个周期的时间然后换算得出被测信号的频率，可兼顾低频与高频信号，提高了测量精度。现代相位测量技术的发展

13、可分为三个阶段： 第一阶段是在早期采用的诸如李沙育法、阻抗法、和差法、三电压法等，这些测量方法通常采用对比法和平衡法，虽然方法简单， 但测量精度较低； 第二阶段是利用数字电路、 微处理器等来构成测量系统，使测量精度大大提高； 第三阶段是充分利用计算机及智能化测试技术，如在美国等发达国家采用了 LABVIEW虚拟仪器构成测试系统， 从而大大简化设计程度，增强功能，使得相应的产品精度更高、 功能更全。同时随着各种新的算法、测量手段和新的设计方法、 新器件的出现， 相位测量技术也孕育着改进和突破的新机。在相位测量技术方面，美国一直处于领先地位，主要的研究机构及公司有NBS、 HP、 WD-YU 公司

14、及 DRANETZ 实验室，俄罗斯在此领域也具有较高的水平。商品化的通用相位计的测量频段为 0.1Hz 数量级，最高频率可达 100GHz；相位分辨率可达 0.0010；相位测量范围为 -180 至+180，少量可达 720；在相位准确度方面，低频为 0.0020，高频为 0.20，微波为 0.50。在国内， 60 年代和 70 年代是相位测量研究的黄金时代，有众多的研究所、工厂和其他行业部门均进行了相位测量技术的研究并取得了一定的成果。如国家计量科学院、 国防科工委第二计量研究所、电子部第十研究所、 第十四研究所等单位，它们初步奠定了我国相位测量的基础，研制出一批专用和通用的相位计产品。 1

15、964 年，我国第一台相位测量仪器US2 型交流相位差计问世，其极限误差为 30。1979 年 12 月，国家计量总局正式批准进行相位量值传递。从80 年代开4/34个人收集整理勿做商业用途始，微处理机被广泛的应用于多个技术领域，多种型号的电子相位计相继投入市场，取代了以往的相位计。 但总的说来， 我国的相位测量技术与发达国家相比尚有较大的差距，主要体现在产品品种少，配套产品少，产品测试功能单一，仪器精度、数字化和自动化不能满足用户需求。目前国外提出了改进相位测量精确度的方法，包括有:(1) 采用专用数字处理芯片， 利用正余弦表格及傅立叶等方法来计算相位差，可大大提高测量精度。(2) 采用新器

16、件及设计方法提高相位测量的精度。(3) 采用新的算法来进行相位测试。总而言之，现代电子测量仪器是与智能测量技术、计算机技术紧紧结合在一起的，每一次计算机技术和电子技术的革命都带来电子测量仪器的革命。因此，只有不断的采用新技术和新方法，才能使相位计的测量精度不断提高。1.3 本文主要工作及内容安排根据分析调查结果， 本课题设计一个基于FPGA 的等精度频率与相位计。 其主要特点是：利用VHDL 编程，可在每一步对设计进行仿真，保证每一步设计都可达到要求，使成本更节约，精度更高，开发周期更短；基于FPGA 的数字电路设计，能充分利用其高频特性和现场编程功能以及其处理数字信号的能力，对高频被测信号达

17、到高精度测量，这些是以往模拟器件很难做到的； Altera 公司开发的 QuartusII 软件集成了功能强大的宏模块，可以方便地进行调用，以便更快更可靠完成设计工作；用 FPGA 实验箱的 8 段 LED 数码管对设计结果进行显示，可以方便直观的观察设计结果。本设计的具体工作包括：（ 1）深入了解 M/T 法测量频率的技术，包括：信号预处理、在一定时间对信号计数、计数器数据的存储和处理以及控制信号的设置。（ 2）研究对两个信号求相位差的方法， 以及通过频率和时间差求相位差的算法。（ 3）用 VHDL 和 QuartusII 中集成的宏模块配合完成设计， VHDL 主要是完成信号预处理和信号周

18、期计数以及译码显示， 而计算主要是利用宏模块完成。（ 4）在硬件实现中，功能选择等控制模块所需信号是通过一系列开关实现的，而数据的显示是通过8 段 led 数码管实现的，系统的时钟（标准）信号又实验箱上的晶振通过FPGA 的 J3 脚引入。在后续章节中，第二章将简要介绍频率相位测量计的基本原理方法以及各项5/34个人收集整理勿做商业用途参数的计算方法等； 第三章将介绍等精度频率与相位计的结构划分；第四章将讨论频率相位测量计的软件实现和系统仿真；第五章将对系统功能调试、 测试方法及结果做详细阐述，指出存在的问题及可能的解决方法/ 思路。第二章等精度频率相位计的基本原理2.1 频率测量的基本原理在

19、频率测量方法中，常用的有直接测频法、倍频法、和综合测频法。这三种方案各有利弊，其中直接测频法是依据频率的含义把被测频率信号加到闸门的输入端，只有在闸门开通时间T( 以 1s 计)内，被测信号的脉冲送到32 位计数器进行计数。设计数器的计数值为,则可得到被测信号频率。但是由于闸门的开通、关闭的时间与被测频率信号的跳变难以同步,因此采用此测量方法在低频段的相对测量误差可能达到50%，即在低频段不能满足设计要求。但根据三个方案的分析，直接测频法比其他两个方案更加简单方便可行，直接测频法虽然在低频段测量时误差较大， 但在低频段我们可以采用直接周期测量法测量，这样就可以提高测量精度了。直接周期测量法是用

20、被测周期信号直接控制计数门控电路 , 使主门开放时间等于，时标为的脉冲在主门开放时间进入计数器。 设在期间计数值为， 可以根据=来算得被测信号周期。与直接测频法相似，经误差分析，用该测量法测量时，被测信号的周期越短， 测量误差越大。 也就是说， 直接周期测量法在高频段时误差较大，但同样可以在高频段采用直接测频法来提高测量精度。 占空比测量是分别测被测信号的上升沿脉宽和周期， 并分别将两数值直接显示出来， 以示占空比：（ 2-1）综合测频法的核心思想是通过闸门信号与被测信号同步 , 将闸门时间 控制为被测信号周期长度的整数倍。 测量时，先打开预置闸门， 当检测到被测信号脉冲沿到达时， 标准信号时

21、钟开始计数。 预置或本身闸门关闭时， 标准信号并不立即停止计数， 而是等检测到被测信号脉冲沿到达时才停止， 完成被测信号整数个周期的测量。 测量的实际闸门时间与预置闸门时间可能不完全相同， 但最大差值不超过被测信号的一个周期。 M /T 法测量原理如图 2-1 所示。设实际闸门时间为,被测信号周期数为 , 标准信号频率为，计数值为 ,则被测信号的频率测量值为:（ 2-2）由于实际闸门时间为被测信号周期的整数倍,因此是精确的 ;而标准信6/34个人收集整理勿做商业用途号时钟的计数 则存在误差 () , 即标准信号数的真实值应为。由此可知被测信号的率真实值为：（ 2-3）图 2-1 综合法测频原理

22、可以看出， M /T 法中，相对误差与被测信号本身的频率特性无关，即对整个测量频率域而言，测量精度相等，精度为标准信号频率的倒数， 因而称之为“等精度测量”。标准信号的计数值越大则测量相对误差越小，即提高门限时间 和标准信号频率可以提高测量精度。在精度不变的情况下， 提高标准信号频率可以缩短门限时间，提高测量速度。2.2相位测量原理设计采用差频测相， 在差频测量中， 又分模拟方法和数字方法。 模拟方法实现对多个相位差脉冲进行积分， 然后计算这多个相位差的宽度， 再取平均值求相位，这种方法有一定精度，但电路复杂，而且对元件和工艺要求高。数字方法具有速度快、精度高、频带宽和便于实时测量和实现测量自

23、动化、智能化等特点。因此相位测量技术逐渐向数字化方向发展。模拟式直读相位计模拟式直读相位计原理框图和各点波形见图2-2、 2-3：图 2-2 模拟式制度相位计原理框图图 2-3 模拟式相位计各点波形图由图 2.3 所示，U 1 和 U2 经各自的脉冲形成电路后在各自过零瞬间得到两组尖脉冲 Uc 和 Ud， Uc和 Ud经过双稳态触发器后得到的脉冲宽度为，周期为T 的输出电压 Ue 和输出电流I ，他们的平均值正比于相位差。以电流为例，平均电流为：（ 2-4）故得：（ 2-5）由于管子的导通电流是固定的，所以相位差与平均电流成正比，测得平均电流即可得出相位差。 但由于它需要长时间测平均值， 而且

24、电流本身得误差和读数误差也比较大， 所以很难测得瞬时相位差， 而且三极管在高频区会失真， 也无法满足高频测量要求。基于傅立叶变换测量相位7/34个人收集整理勿做商业用途傅立叶变换作为一种信号处理方法，一直被用于对信号进行理论分析，但由于其计算复杂，很难用于实际应用，但随着快速傅立叶（FFT）的出现，运算大大简化，才有可能被用于相位的测量。但这种方法是在近几年才出现的，原因之一是以前计算器的运算能力不强，很难完成复杂的FFT，而随着 DSP 芯片的出现，其运算能力远远超过了已有计算机的处理能力，而且FPGA 的 IP 核中都集成了 DSP 芯片，才使得这种方法成为可能；另一方面，以A/D 为主的

25、模拟电子技术发展远远不如数字电子技术， 其计算能力远不如数字电路， 测量思路逐渐从“采样质量于速度密集型”转向“计算密集型” ，所以才使得傅立叶方法测量相位能够实现。（ 1） DFT（离散傅立叶变换）对一个离散时间序列来说，离散傅立叶变换为：()（ 2-6）其幅频特性描述信号的幅度特征，相频特性描述信号的相位特性，所以要量一个信号的相位特性就应该先对其求离散傅立叶变换，接着就可以得到各频率分量的相位了，比如的分量正弦为，那么其相位就是对它求幅角就可以得到该处相位。又因为是连续信号，要在计算机上处理，就必须是离散信号，所以要对离散化为：（ 2-7）（ 2） DFT测相原理将待测信号 （ n=1,

26、2, N-1）进行离散傅立叶变换得：（ 2-8）求出各点的幅值， 被测信号中要测定相位的部分应该是波形中的主要部分， 所以找到幅值最大的点进行傅立叶反变换：（ 2-9）可以知道，被测信号是一系列正弦信号被的幅值和相位调制而成的，按各频率分量将被测信号展开可得：（2-10）其中为幅角，既要求得的相位差。由于 DFT 计算量大，在实际中很难得到应用。自动数字测相图 2-4 为自动测相的原理图， 两个信号经过双稳态触发器整形，整形过后变成两个方波信号，在输入到一个触发器进行波形相减，即当 u2 的下降沿到来时触发器置 “1，”待到 u1 的下降沿到来时触发器置 “0，”这样 RS 触发器的输出就是8

27、/34个人收集整理勿做商业用途两个信号相减的波形， 这个波形的相位就是 u1、u2 的相位差， CP 脉冲从与门通过，以便实现同步， 最后在计数器中记录在相减波形一个正周期中通过了多少个标准时钟脉冲，记为 N。图 2-4 自动数字测相原理图图 2-5 自动数字测相波形图如果 CP 脉冲的频率为，被测信号频率为， u1 和 u2 相减的波形的正脉宽为，则计数器结果 N 与的关系为：（2-11）因为，而，这样就可求出为：（2-12）有公式可知，测量精度取决于的值，越大，精度越高，因为本设计是基于 FPGA 的，而处理高频信号是 FPGA 的优势之一，所以可采用 50MHz 的基准信号进行测量，设计

28、出的等精度相位计精度可达到百万分之二。 这种方法相比于模拟方法，精度和可靠程度要高的多， 在开发周期和开发成本也具有相当优势； 相比于傅立叶测相法， 算法要简单的多， 虽然精度要差一些， 但是这个缺点可以通过提高处理频率来补偿，在要求不是非常高的场合，使用这种算法是最合适的，而且在 FPGA 中实现起来也较前一种方便的多， 可以节省芯片资源，因为在 FPGA 设计中有一个重要原则 频率面积原则， 如果要追求高的处理频率， 就要占用更多资源为代价， 本设计的特色之一就是高频信号处理， 所以用一个占用资源少的算法更为合算。脉宽、占空比测量脉冲宽度测量时 , 测量电路在检测到脉冲信号的上升沿时打开计

29、数器, 在下降沿时关闭计数器。设脉冲宽度为，计数时钟周期为，计数结果为，则根据：（2-13）就可得出结果。由公式可知，测量精度还是有基准脉冲频率决定。而占空比的测量， 只需用得出的频率求倒数， 得到被测信号的周期， 就可以利用公式 得到，其中为正脉冲宽度。第三章等精度频率相位计硬件结构以及实现在本章中，会详细介绍设计的硬件结构图，使读者对设计有一个具体了解，在第一节中， 先对所选用的 FPGA 器件及其开发环境进行介绍，让读者对 FPGA9/34个人收集整理勿做商业用途和设计所用的实验箱的资源有具体了解；在此基础上， 在第二节中， 具体介绍了系统的各个模块的结构和信号流程，使读者能够深入了解课

30、题的硬件设计思想。3.1 FPGA 器件及设计开发板介绍简介FPGA 即现场可编程门列阵，是大规模可编程逻辑器件除CPLD 外另一大PLD 器件，与传统 PLD 器件不同的是， 传统 PLD 门列阵每个节点基本器件都是门，用门来组成触发器，从而构成电路系统；而FPGA 改用单元结构，也就是说每个节点上不是门，而是用门、触发器等构成的逻辑单元，也叫逻辑元胞，并在逻辑单元之间预先做了许多连线。FPGA 通常包含三类可编程资源：可编程逻辑功能模块、可编程 I/O 块和丰富的可编程布线资源。可编程逻辑功能模块排列成一个阵列，散布整个芯片；可编程I/O 块内完成引脚输入输出功能，分布于芯片四周；可编程布

31、线资源将各逻辑功能模块和I/O 口连接起来，完成特定功能电路。与基于乘机相的逻辑形成结构不同（GAL 、CPLD），FPGA 一般采用查找表结构作为逻辑形成方法，查找表本质上是一个RAM 。目前 FPGA 中多使用 4 输入的LUT ，所以每一个 LUT 可看作一个 4 跟地址线的 161RAM ，当用户通过原理图或编程语言描述一个逻辑电路后，FPGA 开发软件会自动计算逻辑电路所有结果，并把结果写入RAM ，这样，当有一个输入信号就等于输入了一个地址，在表中查到相应内容，然后输出即可。图 3-1 FPGA 内部结构FPGA 主要由嵌入式模块（ EAB ）、逻辑阵列块（ LAB ）、快速通道和

32、 I/O 单元四部分组成，图 3-1 为其结构图，下面分别介绍其结构模块：（ 1） 逻辑阵列 LAB逻辑阵列 LAB是由一系列相邻的 LE 构成的，每个 LAB 包括 8 个 LE 、相连的进位链和级联链， LAB 控制信号与 LAB 局部互连， LAB 构成了 FPGA 的“粗粒度”结构，有利于 EDA 软件进行布局布线， 优化器件利用， 提高性能，图 3-2是 LAB 的结构图。图 3-2 LAB 结构图（ 2） 快速通道在 FPGA 结构中， LE 和器件引脚之间的连接是通过快速通道实现的，快速10/34个人收集整理勿做商业用途通道遍布于整个FPGA 器件，是一系列水平和垂直走向的连续式

33、布线通道，即器件适于用在非常复杂的设计，采用这种布线结构可预测延时性能。（ 3） I/O 单元与专用输入端口FPGA 器件的 I/O 引脚是有一些 I/O 单元驱动的。 IOE 位于快速通道的行和列的末端，包含一个双向 I/O 缓冲器和一个寄存器，这个寄存器可以用于需要快速建立时间的外部数据的输入寄存器， 也可以作为要求 “时钟到输出” 性能的数据输出寄存器。FPGA 器件提供 6 个专用输入引脚，用来驱动 IOE 寄存器的控制端，它使用了专用的布线通道。专用输入的 4 个引脚可用来驱动全局信号。（ 4） 嵌入式阵列块 EAB嵌入式阵列块是输入、输出口上带有寄存器的RAM ，是由一系列嵌入式R

34、AM 单元构成，当要实现有关存储器功能时，每个EAB 提供 2048 个位，每一个 EAB 是一个独立结构，它具有共同的输入、互连和控制信号；EAB 可以非常方便的实现一些规模不大的RAM 、ROM 、FIFO 或双端口 RAM 等功能模块， 如图 3-5 所示。而当 EAB 用来实现计数器、地址译码器、状态机、乘法器、微控制器以及 DSP 等复杂逻辑时，每个 EAB 可以贡献 100 到 600 个等效门。 EAB可以单独使用，也可以组合起来使用。设计所用开发平台 （Create-SOPC1000A1CT ）简介Create-SOPC1000A1CT 片上系统教学开发平台采用国际著名可编程逻

35、辑器件公司 Altera的 Cyclone 系列 100 万门 FPGA为核心，整个平台采用模块化设计，各种模块可以自由组合，同时提供丰富的扩展接口，非常适合于FPGA开发和 IPCore的设计验证，以及本科生、研究生学习 FPGA设计及中、高级 SOPC设计。开发工程师可利用 VHDL 语言、 Verilog 语言、原理图或方程式，结合 Altera集成开发环境 Quartus II，进行编辑、综合、仿真和布局布线，通 Create-SOPC1000A1CT 加载配置并进行设计验证， 同时可以在此平台上进行二次开发， 它可以满足绝大多数组合逻辑电路、时序逻辑电路设计需求；可以与 PC机的串口

36、连接实现与 PC机的通信；可以直接将实验图像显示在 VGA 监视器上；还可以同时连接 PS/2 鼠标、键盘等输入外设； 提供立体声音频接口； 此平台还提供 USB和Ethernet接口，可通过这两个接口直接与计算机相连。 FPGA可以嵌入 FLASH controller , SDRAM controller 等外围接口和 Nios II32 位微处理器内核进行较高层次的可编程片上系统（ SOPC）设计，进行 SOPC设计时，直接利用 C语言编程 , 结合 SOPC设11/34个人收集整理勿做商业用途计专业级集成开发环境 Nios II IDE即可完成。3.2系统模块结构在研究了频率、相位以及

37、脉宽、占空比的基本概念、基本原理、参数计算及其检测方法和对软硬件开发环境有所了解后， 本章将着重分析等精度频率相位计的设计目标，对该系统的整体设计方案以及硬件系统的设计要点加以说明， 以便读者较为全面地了解该系统的设计原理和工作过程， 从而更便于理解软件系统的研制目标、设计思路和开发方法。本课题的总目标是设计基于 FPGA 的等精度频率相位计， 设计可分为两个部分，分别是信号处理和数据计算， 其中信号处理是接收被测信号在一定时间内对被测信号与以基准信号进行分别计数； 数据处理是把计数器的结果按第二章介绍的方法和公式进行加减乘除运算，得到最终结果。系统应达到以下指标：（ 1）频率测试功能：测频范

38、围 1KHz 50MHz 。测量精度全域相对误差恒为百万分之二。（ 2）脉宽测试功能：测试范围 0.1s1s，测试精度 0.01 s。（ 3）相位测试功能：测试范围 0360，测试精度 0.2 。（ 4）占空比测试功能：测试范围为 1%99%。为实现设计要求，我把系统分为三个模块，分别为：信号处理模块，用于对标准频率信号和未知频率信号周期计数；计算模块，用来处理计数器中的数据；译码显示模块， 用来在 FPGA开发平台的 8段LED 管上显示结果。下面分别对这三个模块进行介绍。信号处理模块（ 1）分频器模块由于实验箱上没有独立的信号输入口用来输入被测信号，所以在本设计中，所有被测信号均由 FPG

39、A内部产生，又因为设计所用标准频率信号为 50MHz ，所以接入系统被测信号输入口的是一个分频器， 通过分配器，对设计所要实现的功能进行验证。分频器实际上是一个计数器， 通过调节计数器的进制， 就可以实现相应的分频。（ 2）周期计数模块按照第二章的原理， 要测量未知信号的频率， 需要对标准和未知信号在一定12/34个人收集整理勿做商业用途时间进行计数，再通过计数器的计数值和他们之间的一定关系，得到被测周期，其结构图如 3-3所示。图中， BCLK 和 TCLK 分别是标准频率信号和被测信号；CL 是使能信号；CLR 是全局清 0 信号； SS 是这样一个信号，当 CL 为高电平时，被测信号的上

40、升沿将其置 1，下降沿将其清 0；当 CL 为低电平时，被测信号的上升沿将其清 0，下降沿将其置 1。其中，MUX21 是一个二选一的数据选择器， SPUL 是选择信号， 当 SPUL 为高电平的时候，输出 D 触发器的 Q 端口信号，当 SPUL 为低电平的时候输出 SS。BZH 和 TF 分别为标准信号计数器和被测信号计数器，其中CLK1 和 CLK2分别是两个计数器的计数时钟，BENA 为 BZH 的计数使能端， ENA 为 TF 计数使能端， CLR 为清 0 端。这样，由图可知，当SPUL 1 时，系统进行等精度测频，这时， CL 被置高电平，但这时两个计数器并未开始计数，直到此后被

41、测信号 TCLK 出现一个上升沿，两个计数器同时启动，分别对被测信号和标准信号开始计数，在 CL 变为低电平后，计数仍未停止，直到 TCLK 出现一个上升沿为止。当 SPUL0 时，系统被允许进行脉宽测试。此时 CL 的功能发生了变化，CL1 时，测信号高电平脉宽； CL 0 时，测信号低电平脉宽，在脉宽测量中，只有 BZH 单独计数， TF 不工作。图 3-3 周期计数模块结构图（ 3）相位差电路带有相位差的两个同频率信号是通过一个锁相环实现的，其输入信号的频率是 50MHz ，输出信号的频率是 20MHz ，两个信号之间的相位差为 10ns，在实际应用中，两个产生相位差的信号应该是外界输入

42、的， 而不是由系统自己产生， 而因为所用的实验箱资源有限， 没有相关的信号输入口， 所以只能用这种方法观察实验结果。如果要把该系统运用于实际， 只需要把锁相环替换成两个具有相位差的信号就可，在实现方面没有其他问题。图 3-4 相位差产生模块结构图如图 3-4 所示，相位差电路是通过两个 D 触发器完成的，当基准信号 pa 上升沿到来时，触发器 D1 的 Q 端置 1，而 pb 上升沿到来时，触发器 D2 的 Q 端置 1，这样就把 D1 的 Q 端清 0，从而通过 D1 的反向输出端将 D2 的 Q 端清 0，13/34个人收集整理勿做商业用途完成波形相减得到相位差。在对其进行功能仿真时，当

43、D1被清 0后， D2没有同时被清 0，而是进行了一个延时，其仿真波形如图 3-5所示。图 3-5 相位差信号产生模块仿真结果其中，in 为输入的标准频率信号，频率为 50MHz ，c0 和 c1 是由锁相环产生的带有固定 5ns 相位差的两个信号， 它们的频率均为 50MHz ，epo 是相位差产生模块的输出， 从图中可以看出， 生成的相位相位差信号与 c0 和 c1 不是完全同步的，会有一定的延时，由于延时所造成的误差为 1.28ns，这个误差在测量中时允许的。数据处理在本设计中，又四个数据需要测量，分别为：频率、相位、脉宽和占空比，其中对频率的测量需要标准频率计数器和待测频率计数器配合进

44、行，因为被测信号的频率计算公式为：（ 3-1）其中为待测频率计数器结果，为标准频率计数器计数结果，是标准信号频率， 在本设计中，它的值是50MHz 。对于其他三个数据， 只用标准频率计数器就可以完成，计数公式在第二章已推导过，为了方便后面的说明，现在把它们重新列在下面：相位测量：（3-2）其中是标准信号频率，是被测相位信号频率。脉宽测量：（ 3-3）其中为正脉冲脉宽，为正脉冲触发时的计数值。同理（ 3-4）其中，为负脉冲触发时的计数值。占空比测量：（ 3-5）T 为被测信号周期。由上可知，整个设计的计算模块可以划分为两大部分，分别计算用于计算频率和计算脉宽、占空比、相位，计算模块是由乘除法器和

45、加法其构成的，对于这部分的设计，有两种思路，一个是用 VHDL 语言编程实现， 一个是利用 QuartusII14/34个人收集整理勿做商业用途中的宏模块实现，下面以乘法器为例分别介绍这两种实现方法。（一）VHDL 设计时序逻辑设计方法是指在完成乘法器设计时引入时钟信号，且乘积项滞后输入若干个时钟周期。 采用这种设计方法， 电路每算出一个乘积项， 就将其回到乘积中，在得到最终乘积结果之前，每一次相加得到的结果都被称为 “部分积 ”。可以看出时序逻辑设计方法采用的是迭代的算法原理。假设 A 是被乘数， B 是乘数， SU 是部分积， D 是乘积，那么带时钟的乘法器可按照如下步骤实现：（1）载入被

46、乘数 A 和乘数 B，乘积D 复位清零。（2）判断乘数 B 的最低位 (LSB)b0 是否为 0：若为 0，则不将 A 累加到 D；若为 1，则将被乘数 A 累加到 D。（3）被乘数 A 向左移位，乘数 B 向右移位。（4）判断 B 是否已经移位到了最高位。若已经移位到最高位，结束迭代过程，得到最终乘积结果；若还未到最高位，则继续对A 和 B 做加法移位操作。其仿真波形如图 3-6 所示图 3-6 乘法器仿真结果（二）宏模块设计在 Altera 的开发工具 Quartus中，提供了一些基本宏功能可供用户选用，如乘法器、多路选择器、 移位寄存器等， 这些宏功能都是针对其实现的目标器件进行优化过的

47、模块， 它们应用在具体 Altera 器件的设计中， 往往科研使用户的设计性能更高，使用资源更少。 使用这些基本宏功能模块还可以显著提高用户的开发进度，缩短开发周期，另外，还有一些 Altera 器件特有的资源，例如片内 RAM 、DSP 等，同样是通过基本宏功能方式提供给用户的，这些宏功能使用方便， 设置参数简单，也更加可靠，而且因为在设计中处理的数据全市 32 位的，编程实现起来很麻烦，而且要占用大量资源， 所以本设计作后采用利用宏功能模块进行设计。在设计中，共调用了三个模块，分别是乘法器、除法器和 RAM 。在测量占空比时，需要两个数据做除法， 而这两个数据不是同时采集到的， 是通过控制

48、信号分两次采集， 然后进行出发， 这就需要把第一次采集的数据存储起来， 以便在全部数据采集完后仪器进行处理，所以需要两块 RAM 用于存储。计算模块的硬件结构如图 3-7 所示。15/34个人收集整理勿做商业用途图 3-7 计算模块结构图显示模块因为最后的测量结果要用八段LED数码管显示，所以需要对计算模块的结果进行译码，才能使数码管显示出正确的数字结构，在所用的实验平台上共有 8个八段 LED数码管，但是它们公用一组数据线， 所以实验箱提供了一组八位的地址线，通过对地址线的编程译码，可以选择到相应的数码管进行显示。但是这里存在一个问题，数码管的数据线是 8位，所以用四位二进制数就可以实现显示控制，而设计所用到的数据是 32位，这就需要把这 32位数据进行分离，分离成 8组四位的数据，来控制数码管，其外部结构图如 3-8所示。图 3-8 译码模块结构图其中 whole 是从数据处理模块输出的经过 2-10 进制译码后的 32 位数据，seg是译码后的数码管驱动输出， sel 是选择数码管输出，模块的编程实现将在下一章详细描述。下面对本平台