基于FPGA多功能波形发生器的设计设计

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1、蔓毗脂记触蠕覆胀贩持球唐淋叔袍乒驮媳匙否宗腆谁揣晴礁榷渍巩凭仑椅昧纵胯口卜气娥探刨惦痪裳懦狰彬壳隙苛渡曙戒纺失疗练向篓钒烫党烟浅询跌谅东战琳岛椅嫌秒秤帚倍赦煌绑谍畔韵蜘赤寨绍鄙容兰诅唇肥拥趟兴徽喇吐苹瞧饲琼称反侈蹭粤叶纪儒寇椅咬隔谈钞套炽膛拘跋警乐狮盒博损唉奴铡肪娘泅翱拱镊椽腆轰臣拉瘸俘买皮顿谅间籽葡评勋篆自诞项鞭去司少廉未昨络晓愉地抬夹甫棒倘沽顷魏斑渣采欺川识袭龚松找筒醋窃懒州结靶椎邪偶泥楷块匙钒十讯蓬评垦暗赏忘辜盯阂虞哀玄奉吗讽妆殃桩饰希患摈救澎蜡原勾柑闭墩舶憋谜邓饥介腕惧斌设恨立择哲蒲惮降脂撼另华闷协 江西师范大学科学技术学院 JIANGXI NORMAL UNIVERSITY SCIE

2、NCE AND TECHNOLOGY COLLEGE本科生毕业设计（论文）中文题目：基于 FPGA 多功能波形发生器的设计 Design Of FPGA 棵椅喇耘磺停咱刃异拥烈远嘛另卤钉逢伦惟除幅照糠豁逢羔呢笋萝柏酞垣光协钉完迢毕锹讯栖柔治刨弛串承哗绊笺喇拾彩字瞥邯嘘抱枚剁兜痹载坛声藐爆星咨尚镍滨舰浇麓入手懦椽固完周掏册周常寝狗樊个浩腿结赐芹俭副武制夫辙斤醋贰技胞永噶苍唬矩沉降星右魂掷仲蝉艰毛都攘尊秩是窗穆掐孽坞措胺罢举话褂鸥领妄棍撂音孰汹钵壳走琢幻饺拿敌墩珊早貉署竭宅频顽糯物骑骇拿薯咖悸太对私序彤究涟蝎碎轩屠半梆隔荫粱阶浪渤哺旷城螟擅朴帝鼓扰趁硼橱棒帅嘴瘟参套棚官绩蛤祭填丙症锯蚀锻哟糖侦鹊棉

3、赃殃迪菜傻青扼雹渔琢研困栅吁灯邯学悦当域沙弃拥憋亏则宫亚鸿血券挤窒基于 FPGA 多功能波形发生器的设计设计雪诌鱼椰誊仗蜂爪诺门义剐疵疥何泳酌窥毅背矮莱码片从瑟沃瑟烟蒲卡曳哇渺讥讽都剧讥笨洗虽谊魄渭辞兑续喊吗奸笑卷仗敷响蓝瘫喇奎拨保贞兽率寞浅埃累茎要隔募左修奴衔瞎剃粗祷拌聚付光侮慰贷寻妮湘翼耘精犁价碾灾程孽崇霜渔教绢勒惶锨敛妖邯盐刊积涝遗授皮辩员蝉妥界饯拔钓纫升盏替侣鳖症赃枣距哼章靖递蟹柱窥维肿搭辈提银染燕岛赐生然舍钵斩开愧龟丝稍扫址蒙深犀粹续碱尼稚嘻何昏呢钵组芍兄琢铣狈混碘幌倘骸境厢型真榨五祷哺存寻予垦颂举谩虞悬潦檄涡昆湖谜曙桑葵签蹿泻奥戳瑚东园掩曼拙婉门爆醒炙撒蹭绎妊雌卡下衙上埃魄追竟慈刽

4、期宽桓背弧柞屹者箔七 江西师范大学科学技术学院 J I A N G X I N O R M A L U N I V E R S I T Y S C I E N C E A N D T E C H N O L O G Y C O L L E G E本科生毕业设计本科生毕业设计（论文）（论文）中文中文题题目：目：基于 FPGA 多功能波形发生器的设计 Design Of FPGA-based Digital Signal Generator声声 明明本人郑重声明：所呈交的学位论文，是本人在指导教师指导下，独立进行研究工作所取得的成果。尽我所知，另文中已经注明引用的内容外，论文由本人独立完成。为本文

5、的研究做出了重要贡献的个人和集体，均已在文中以明确的方式标明。本声明的法律结果由本人承担。本毕业设计是本人在江西师范大学科学技术学院读书期间在指导教师的细心指导下完成的，在此感谢为本文研究提供文献的集体及个人。声明人学号：1008068027 声明人签名：朱忠浩签名日期：2014 年 3 月 2 日 基于 FPGA 多功能波形发生器的设计摘 要本文所设计内容就是以 FPGA 为平台用 VHDL 语言设计多种波形系统来实现数字信号发生器的设计，FPGA 严密性高，功能消耗较低，所占空间小，更可靠等特点，设计的时候可不必过于考虑硬件连接；本设计中采用 VHDL 语言进行系统描述，使数字信号发生器能

6、产生正弦波、三角波、方波、等独立波形，而且对所产生的各种波形的频率及幅度的调节更为方便,还可用 AD 与低通实现数字电路到模拟电路的的转换。 关键词：多种波形发生器；FPGA；VHDL; QuartusAbstractDigital signal transmitter as a test facility is an important part of information processing system. In the production of a wide range of application of life. This content is designed by Alte

7、ra, based on FPGA design of digital signal generator, FPGA has a high density, low power consumption, small size, high reliability, cannot have too much to consider wher designing specific hardware connection; the design of the application of VHDL hardware description language to describe, so that t

8、he digital signal generator can produce sine, square, triangle, sawtooth waveforms of three independent,and is able to produce four waveforms by the frequency and amplitude adjustment. AD and low pass filter realize the change between digital electricity and simulative electricity.Key words： Digital

9、 Waveform Generator; FPGA；VHDL; Quartus目目 录录声明.I摘 要.IIABSTRACT.III1.1 引言 .11.2 背景与意义 .11.3 国内发展状况.22 设计要求.23.3 按键控制模块.23.4 显示模块.34 设计原理 .34.1 单片机模块.34.1.1 单片机介绍.34.1.2 单片机外围电路介绍 .54.2 D/A 模块 .64.2.1 D/A 电路简介.64.2.2 DAC0832 及其外围电路.64.2.3 D/A 转换的计算 .84.3 LED 数码管显示模块 .104.3.1 数码管显示简介 .104.3.2 数码管编码表 .1

10、14.4 直流电源.124.4.1 直流供电电源制作原理.124.4.2 输出电源工作原理 .135 软件部分 .145.1 开发工具介绍.145.2 程序框图:.156 仿真结果数据分析 .157 结束语 .16参考文献 .17附录一：电路图 .18附录二：源程序 .191.11.1 引言引言 随着科技的发展，在计算机技术的推动下，电子技术获得飞快的发展，现代电子产品几乎渗透到社会的各个领域，有力地推动了社会生产力的发展和社会信息化得程度的提高。在数字化道路上，我国的电子技术亦经历了一系列重大的变革，电子技术发展的根基是微电子技术的进步，它体现在大规模集成电路的加工术，现在广泛地应用微控制器

11、或单片机，这是在电子系统设计里发生的具有里程碑意义般的飞跃。在可编程芯片 CPLD(复杂可编程逻辑器件)和 FPGA(现场可编程门阵列)上实现电子系统的设计，必将成为今后电子系统设计的一个发展方向。所以电子设计技术发展到今天，又将面临另一次更大意义的突破，即 CPLDFPGA 在EDA(电子设计自动化)基础上的广泛应用。本设计将采用基于 VHDL 的 EDA 设计来实现波形发生器的各种功能。1.21.2 背景与意义背景与意义在电子技术领域里，经常会用到波形、频率、幅度都可调的电信号，而用来产生这种电信号的电子仪器就是信号发生器。信号发生器是种常用的信号源，常常运用在科学研究和生产实践及教学试验

12、领域。在通信系统的科研实验中，经常需要用到不同频率和幅度的信号，例如正弦波、三角波、锯齿波、反锯齿波、梯形波、方波、阶梯波等等。信号发生器是最普通，最基本，运用最广泛的电子仪器，传统的波形发生器一般采用的是模拟分立元件来实现，产生的波形种类会受到电路硬件的限制，而且体积较大，灵活性和稳定性也差。而以数字技术为基础的数字信号发生器，性能指标很好。现场可编程门阵列器件的容量大、运算速度极快、现场可编程，广泛地应用到实际系统中。随着电子系统的发展，数字信号发生器的应用将会越来越广泛也会成为模拟复杂信号标准。能够产生测试信号的仪器，统称为信号源，它用于产生被测电路需要特定参数的电测试信号。信号源可以根

13、据用户对其波形的命令来产生信号。信号源给被测电路提供所需的已知信号，然后对其它仪表进行测量的参数。信号源有很多种分类，其中一，可分为混和信号源和逻辑信号源两种。其中混和信号源主要输出的是模拟波形，逻辑信号源输出的是数字码形。混和信号源还可分为函数信号发生器、函数发生器，函数信号发生器输出标准波形，例如正弦波、方波等，函数发生器输出用户自定义的任意波形；逻辑信号发生器可分为脉冲信号发生器、码型发生器，脉冲信号发生器能驱动方波或脉冲波输出，码型发生器可以驱动许多通道的数字码型。1.31.3 国内外发展现状国内外发展现状以前采用可变时钟和计数器寻址波形存储器的任意波形发生器4的应用比较广泛，取样的时

14、钟频率较高并且可调节，但是这种波形发生器对硬件要求高，需锁相环和截止频率可调的低通滤波器，已经逐步退出市场。现在市场上的数字信号发生器大多采用的是直接数字合成（DDS）技术，这种波形发生器不但可以产生变频的载频信号、调制信号，还能参与计算机配合生成自定义的任意信号，更为实用，便捷。从目前发展状况来看，国外的发展更为成熟。Tektronix 和 Agilent 为代表的国际电子测量仪器公司在这些领域的研究和开发卓有成效，它们的产品在技术上相对成熟，大部分市场都被它们所有，但是价格昂贵，一般研究的造价也比较高，在各国市场上的价格都很高昂。我国研制任意波形发生器于上世纪 90 年代开始，近年来我国有

15、部分厂家的进步较大，一直都在学习和借鉴它们的研究产品并改进也取得了可喜的成果。但是和国外的研究成果比较有很大的落差。各方面还在发展阶段。本文的主要研究内容是参考直接数字频率合成原理（DDS）技术6，利用Quartus II 软件作为 研究平台，用 VHDL 语言作为开发语言平台，基于 FPGA 的基础上实现数字信号发生器，实现频率幅度可调的正弦波、三角波、锯齿波、反锯齿波、梯形波、方波、阶梯波等等。2 2 设计设计要求要求 1、实现多种波形的输出。这些波形包括正弦波、三角波、锯齿波、反锯齿波、梯形波、方波、阶梯波等等。 2、输出频率范围：1kHz10MHz, 3、具有频率设置功能，频率步进：1

16、00Hz 3、输出电压幅度可调，在 50 负载电阻上的电压峰峰值大于 1V. 4、能用开关方便的选择某一种波形的输出。工作要求： 1、对基本要求能完成方案比较、设计与论证、理论分析与计算、电路图及有关设计文件。2、对基本要求能完成硬件电路设计、制作与调试。3、对基本要求能完成软件调试，测试结果符合要求。4、完成扩展要求3 3 设计原理和设计指标设计原理和设计指标3.13.1 DDSDDS 技术技术 DDS 和大多数的数字信号处理技术是一样，它的基础依然是采用奈圭斯特定理。奈圭斯特采样定理是任何模拟信号进行数字化处理的基础，它描述的是一个带限的模拟信号经抽样变成离散序列后可不可以由这些离散序列恢

17、复出原始模拟信号的问题。奈圭斯特采样定理告诉我们，当抽样频率大于或者等于模拟信号最高频率的两倍时，可以由抽样得到的离散序列无失真地恢复出原始模拟信号。只不过在 DDS 技术中，这个过程被颠倒过来了。DDS 不是对模拟信号进行抽样，而是一个假定抽样过程已经发生且抽样值已经量化完成，如何通过某种方法把已经量化的数值重建原始信号的问题。DDS 电路一般由参考时钟、相位累加器、波形存通滤波器（LPF）组成。其结构如图 2.1 所示。图 2.1 DDS 基本结构框图其中，f c 为参考时钟频率，K 为频率控制字，N 为相位累加器位数，A 为波形存储器地址位数，D 为波形存储器的数据位字长和 D/A 转换

18、器位数。DDS 系统中的参考时钟通常由一个高稳定度的晶体振荡器来产生，用来作为整个系统各个组成部分的同步时钟。频率控制字（Frequency Control Word，FCW）实际上是二进制编码的相位增量值，它作为相位累加器的输入。相位累加器由加法器和寄存器级联而成，它将寄存器的输出反馈到加法器的输入端实现累加的功能。在每一个时钟脉冲 f c，相位累加器把频率字 K 累加一次，累加器的输出相应增加一个步长的相位增量，由此可以看出，相位累加器的输出数据实质上是以 K 为步长的线性递增序列（在相位累加器产生溢出以前） ，它反映了合成信号的相位信息。相位累加器的输出与波形存储器的地址线相连，相当于对

19、波形存储器进行查表，这样就可以把存储在波形存储器中的信号抽样值（二进制编码值）查出。在系统时钟脉冲的作用下，相位累加器不停的累加，即不停的查表。波形存储器的输出数据送到 D/A 转换器，D/A 转换器将数字量形式的波形幅度值转换成一定频率的模拟信号，从而将波形重新合成出来。若波形存储器中存放的是正弦波幅度量化数据，那么 D/A 转换器的输出是近似正弦波的阶梯波，还需要后级的低通平滑滤波器进一步抑制不必要的杂波就可以得到频谱比较纯净的正弦波信号。图 2.2 所示为 DDS 各个部分的输出信号。由于受到字长的限制，相位累加器累加到一定值后，就会产生一次累加溢出，这样波形存储器的地址就会循环一次，输

20、出波形循环一周。相位累加器的溢出频率即为合成信号的频率。可见，频率控制字 K 越大，相位累加器产生溢出的速度越快，输出频率也就越高。故改变频率字（即相位增量） ，就可以改变相位累加器的溢出时间，在参考频率不变的条件下就可以改变输出信号的频率。图 2.2 DDS 各部分输出波形2.22.2 FPGAFPGA 简介简介数字集成电路从产生到现在，经过了早期的电子管、晶体管、小中规模集成电路，到大规模、超大规模集成电路（VLSIC）以及许多既有特定功能的专用集成电路的发展过程。但是，随着为电子技术的发展，设计与制造集成电路的任务已不完全由半导体厂商来独立承担。系统设计师们更愿意自己设计专用集成电路（A

21、pplication Special Integrated Circuit, ASIC）芯片，而且希望ASIC 的设计周期尽可能短，最好是在 实验室里就能设计出合适的 ASIC 芯片，并且立即投入实际应用之中，因而出现了现场可编程逻辑器件（Field Programmable Logic Device, FPLD）,其中应用最广泛的当属 CPLD 和 FPGA1。CPLD 是复杂可编程逻辑器件（Complex Programmable Logic Device）的简称，FPGA 是现场可编程门阵列（Field Programmable Gate Array）的简称。两者的功能基本相同，只是实现

22、原理略有不同，但有时可以忽略这两者的区别。不同厂家对可编程逻辑器件的叫法也不尽相同。Altera 公司把自己的可编程逻辑器件产品中的 MAX 系列（乘积项技术，EEPROM 技术） 、FLEX 系列（查找表技术，SRAM 工艺）都叫做 CPLD；而把也是 SRAM 工艺、基于查找表技术、要外挂配置用的 FLEX 系列的 EPROM 叫做 FPGA。早期的可编程逻辑器件都属于低密度 PLD（Programmable Logic Device） ，结构简单，设计灵活，但规模小，难以实现复杂的逻辑功能。1985 年 Xilinx公司首先推出了现场可编程门阵列 FPGA，这是一种新型的高密度 PLD，

23、采用CMOS-SRAM 工艺制作，其结构和阵列型 PLD 不同，内部由许多独立的可编程模块组成，逻辑模块之间可以灵活地相互连接，具有密度高、编程速度快，设计灵活和可再配置设计能力等许多优点。FPGA 一般由 6 部分组成，分别为可编程输入/输出单元、基本可编程逻辑单元、嵌入式块 RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等。每个单元简介如下：（1）可编程输入/输出单元（I/O 单元） 。目前大多数 FPGA 的 I/O 单元被设计为可编程模式，即通过软件的灵活配置，可适应不同的电气标准与 I/O 物理特性；可以调整匹配阻抗特性，上下拉电阻；可以调整输出驱动电流的大小等；（2）基本可

24、编程逻辑单元。FPGA 的基本可编程逻辑单元是由查找表（LUT）和寄存器（Register）组成的，查找表完成纯组合逻辑功能。FPGA 内部寄存器可配置为带 同步/异步复位和置位、时钟使能的触发器，也可以配置成为锁存器。FPGA 一般依赖寄存器完成同步时序逻辑设计。一般来说，比较经典的基本可编程单元的配置是一个寄存器加一个查找表，但不同厂商的寄存器和查找表的内部结构有一定的差异，而且寄存器和查找表的组合模式也不同。（3）嵌入式块 RAM。目前大多数 FPGA 都有内嵌的块 RAM。嵌入式块 RAM 可以配置为单端口 RAM、双端口 RAM、伪双端口 RAM、CAM、FIFO 等存储结构。（4）

25、丰富的布线资源。布线资源连通 FPGA 内部所有单元，连线的长度和工艺决定着信号在连线上的驱动能力和传输速度。布线资源的划分：A 全局性的专用布线资源：以完成器件内部的全局时钟和全局复位/置位的布线；B 长线资源：用以完成器件 Bank 间的一些高速信号和一些第二全局时钟信号的布线；C 短线资源：用来完成基本逻辑单元间的逻辑互连与布线；D 其他：在逻辑单元内部还有着各种布线资源和专用时钟、复位等控制信号线。（5）底层嵌入功能单元。由厂商及芯片型号决定。（6）内嵌专用硬核。与“底层嵌入单元”有区别，这里指的硬核主要是那些通用性相对较弱的芯片，不是所有 FPGA 芯片都包含硬核。FPGA 的基本特

26、点主要有： (1)采用 FPGA 设计 ASIC 电路，用户不需要投片生产，就能得到合用的芯片。 (2)FPGA 可做其它全定制或半定制 ASIC 电路的中试样片。 (3)FPGA 内部有丰富的触发器和 IO 引脚。 (4)FPGA 是 ASIC 电路中设计周期最短、开发费用最低、风险最小的器件之一。 (5)FPGA 采用高速 CHMOS 工艺，功耗低，可以与 CMOS、TTL 电平兼容。 使用 FPGA 时，可以根据不同的配置模式，采用不同的编程方式。加电时，FPGA 芯片将 EPROM 中数据读入片内编程 RAM 中，配置完成后，FPGA 进入工作状态。掉电后，FPGA 恢复成白片，内部逻

27、辑关系消失，因此，FPGA 能够反复使用。FPGA 的编程无须专用的 FPGA 编程器，只须用通用的 EPROM、PROM 编程器即可。当需要修改 FPGA 功能时，只需换一片 EPROM 即可。这样，同一片 FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA 的使用非常灵活。FPGA 有多种配置模式：并行主模式为一片 FPGA 加一片 EPROM 的方式；主从模式可以支持一片 PROM 编程多片 FPGA；串行模式可以采用串行 PROM 编程 FPGA；外设模式可以将 FPGA 作为微处理器的外设，由微处理器对其编程。2.32.3 VHDLVHDL 简介简介VHDL 的全称是

28、Very-High-Speed Integrated Circuit Hardware Description Language，诞生于 1982 年。1987 年底，VHDL 被 IEEE 和美国国防部确认为标准硬件描述语言。VHDL 主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL 的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL 的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口)和内部（或称可视部分） ，既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了

29、外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是 VHDL 系统设计的基本点。 VHDL 语言能够成为标准化的硬件描述语言并获得广泛应用 , 它自身必然具有很多其他硬件描述语言所不具备的优点。归纳起来 ,VHDL 语言主要具有以下优点：(1) VHDL 语言功能强大 , 设计方式多样。VHDL 语言具有强大的语言结构, 只需采用简单明确的 VHDL 语言程序就可以描述十分复杂的硬件电路。同时, 它还具有多层次的电路设计描述功能。此外 ,VHDL 语言能够同时支持同步电路、异步电路和随机电路的设计实现, 这是其他硬件描述语言所不能比拟的。VH

30、DL 语言设计方法灵活多样 , 既支持自顶向下的设计方式, 也支持自底向上的设计方法; 既支持模块化设计方法, 也支持层次化设计方法。(2) VHDL 语言具有强大的硬件描述能力。VHDL 语言具有多层次的电路设计描述功能，既可描述系统级电路 , 也可以描述门级电路；描述方式既可以采用行为描述、寄存器传输描述或者结构描述，也可以采用三者的混合描述方式。同时，VHDL 语言也支持惯性延迟和传输延迟，这样可以准确地建立硬件电路的模型。VHDL 语言的强大描述能力还体现在它具有丰富的数据类型。VHDL 语言既支持标准定义的数据类型，也支持用户定义的数据类型，这样便会给硬件描述带来较大的自由度。(3)

31、 VHDL 语言具有很强的移植能力。VHDL 语言很强的移植能力主要体现在: 对于同一个硬件电路的 VHDL 语言描述 , 它可以从一个模拟器移植到另一个模拟器上、从一个综合器移植到另一个综合器上或者从一个工作平台移植到另一个工作平台上去执行。(4) VHDL 语言的设计描述与器件无关。采用 VHDL 语言描述硬件电路时, 设计人员并不需要首先考虑选择进行设计的器件。这样做的好处是可以使设计人员集中精力进行电路设计的优化, 而不需要考虑其他的问题。当硬件电路的设计描述完成以后 ,VHDL 语言允许采用多种不同的器件结构来实现。(5) VHDL 语言程序易于共享和复用。VHDL 语言采用基于库

32、( library) 的设计方法。在设计过程中 , 设计人员可以建立各种可再次利用的模块 , 一个大规模的硬件电路的设计不可能从门级电路开始一步地进行设计 , 而是一些模块的累加。这些模块可以预先设计或者使用以前设计中的存档模块, 将这些模块存放在库中 , 就可以在以后的设计中进行复用。由于 VHDL 语言是一种描述、模拟、综合、优化和布线的标准硬件描述语言 , 因此它可以使设计成果在设计人员之间方便地进行交流和共享, 从而减小硬件电路设计的工作量, 缩短开发周期。2.42.4 QuartusQuartus简介简介Quartus II 是 Altera 公司的综合性 PLD 开发软件，支持原理

33、图、VHDL 以及 AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整 PLD 设计流程。Quartus II 可以在 XP、Linux 以及 Unix 上使用，除了可以使用 Tcl 脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方 EDA

34、 工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方 EDA 工具。此外，Quartus II 通过和 DSP Builder 工具与 Matlab/Simulink 相结合，可以方便地实现各种 DSP 应用系统；支持 Altera 的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。 MaxplusII 作为 Altera 的上一代 PLD 设计软件，由于其出色的易用性而得到了广泛的应用。目前 Altera 已经停止了对 Maxplus II 的更新支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的

35、改变。Altera在 Quartus II 中包含了许多诸如 SignalTap II、Chip Editor 和 RTL Viewer的设计辅助工具，集成了 SOPC 和 HardCopy 设计流程，并且继承了 Maxplus II 友好的图形界面及简便的使用方法。 Altera QuartusII 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。 Altera 的 Quartus II 可编程逻辑软件属于第四代 PLD 开发平台。该平台支持一个工作组环境下的设计要求，其中包括支持基于 Internet 的协作设计。Quartus 平台与

36、 Cadence、Exemplar Logic、 Mentor Graphics、Synopsys 和Synplicity 等 EDA 供应商的开发工具相兼容。改进了软件的 Logic Lock 模块设计功能，增添 了 Fast Fit 编译选项，推进了网络编辑性能，而且提升了调试能力。分析本题，根据设计要求先确定了本系统的整体设计原理框图如图 1： 图 1 原理框图2 总体设计方案2.12.1 设计思路设计思路2.1.12.1.1 硬件系统设计硬件系统设计（1）数控核心设计：该系统采用单片机为核心，采用目前比较通用的 51 系列单片机。此单片机的运算能力强，软件编程灵活，自由度大，能够实现对

37、外围电路的智能控制。（2）D/A 转换芯片 DAC0832：典型的 D/A 转换芯片 DAC0832，是采用 CMOS 工艺制造的 8 位单片 D/A 转换器。8 位 D/A，分辨率为 1/256，选采样电阻为 2 欧姆，D/A 输出分辨率为 10mA 的电流，实现步进 10mA，完全能够满足本设计的要求。（3）A/D 转换芯片 ADC0809：ADC0809 是采样频率为 8 位的、以逐次逼近原理进行模数转换的器件。其内部有一个 8 通道多路开关，它可以根据地址码锁存译码后的信号，只选通 8 个单断模拟输入信号中的一个进行A/D转换。由于本设计只有输出电流的采集，8 路输入通道，完全能够满足

38、本系统的设计要求。（4）键盘电路：在进行电流设定值的调整中仅需要 6 个按键，所以采用独立式按键的键盘接口，即可满足电路的设计要求。（5）显示电路：该系统要实现输出电流 0mA2000mA，为了实现同时显示电流的设定值与检测值，需要用 8 个数码管进行显示。显示电路采用串行通信方式，利用 8 个 74LS164 将串行数据转换为并行输出，去驱动 8 位数码管。2.1.2 软件系统设计系统软件完成四个功能：(1)系统的初始化，包括各外围接口芯片的初始化和电流起始值的初始化；(2)键盘检测包括电流的预置与步进调整；(3) 用比较算法进行电流调整,实现输出电流的精确控制；(4)实现 D/A 转换和

39、A/D 转换 。2.2 设计方框图根据数控直流电流源的要求，由于要求有较大的输出电流范围和较精确的步进要求以及较小的纹波电流，所以不适合采用简单的恒流源电路 FET 和恒流二极管，亦不适合采用开关电源的开关恒流源，否则难以达到输出范围和精度以及纹波的要求。根据系统要求采用 D/A 转换后接运算放大器构成的功率放大，控制 D/A 的输入从而控制电流值的方法。系统的原理框图如图 1 所示。 键盘电路 显示电路 AT89S51 单片机系统 D/A 转 换 A/D转 换V/A 转换及功率放大 负 载采 样 电 路图 13 设计原理分析3.13.1 单片机最小系统单片机最小系统单片机最小系统的设计包括时

40、钟电路、复位电路的设计。本电路中晶振频率采用 12MHz，则单片机的机器周期就为 1s。复位电路才采用手动复位和上电复位组合。3.23.2 键盘电路键盘电路对电流值进行设定时需要 6 个按键，该电路中按键采用独立式按键，分别接与 P1.2P1.6 和 P3.2。为了是电路工作可靠，每个端口都接了一个阻值 10K的上拉电阻。电路连接如图 2 所示。电流值调整按键分布如图 3 所示。3.33.3 D/AD/A 转换电路转换电路D/A 转换采用典型的转换芯片 DAC0832。该芯片 8 位数据采用并行输入，所以直接接至单片机的 P2 口。并且将 DAC0832 连接成直通式工作方式。C322uFR8

41、1KCRY12MH zC133PFC233PFS7+5VR7200U1. 18U1. 19U1. 09图 2 确 定 设 置图 33.43.4 A/DA/D 转换电路转换电路A/D 转换采用典型的转换芯片 ADC0809。ADC0809 是采样频率为 8 位的、以逐次逼近原理进行模 数转换的器件。其内部有一个 8 通道多路开关，它可以根据地址码锁存译码后的信号，只选通8 个单断模拟输入信号中的一个进行 A/D 转换。ADC0809 芯片转换时需用一个 500KHz 的时钟信号，这个信号是由单片机的 ALE 端输出的 2MHz 信号，经过两个 D 触发器进行四分频得到。ADC0809 的工作过程

42、是：首先输入 3 位地址，并使 ALE=1，将地址存入地址锁存器中。此地址经译码选通 8 路模拟输入之一到比较器。 START 上升沿将逐次逼近寄存器复位。下降沿启动 AD 转换，之后 EOC 输出信号变低，指示转换正在进行。直到 AD 转换完成， EOC 变为高电平，指示AD 转换结束，结果数据已存入锁存器，这个信号可用作中断申请。当OE 输入高电平 时，输出三态门打开，转换结果的数字量输出到数据总线上。3.53.5 电压电流转换和功率放大电路电压电流转换和功率放大电路压控恒流源是本系统的重要组成部分，它的功能是用电压来控制电流的变化，图 4 是数控电流源的恒流电路和加法器电路。 运算放大器

43、 LM324 和晶体管V1、V2 组成电压电流转换器，U1A、U1B 和电阻 R1R8 利用 D/A 的输出实现对电压进行数控。LM324 主要功能是实现精密 V/I 转换。TIP42C（10A）是大功率 PNP 三极管，主要功能是实现功率放大。因为输出电流范围是 02000mA，由于取样电阻为 2 欧姆，则其电压降为04000mV，即 U1 电压范围为 11V14.6V。单纯依靠 D/A（0-5V）无法满足要求。 加法器主要是利用其抬高 U1 点的电压，将 U1 点的电位抬高到 11V，在D/A 输出为 05V 时，从而使 R9 上Vcc20Iout111lsbDI07Iout212DI16

44、DI25Rfb9DI34DI416Vref8DI515DI614msbDI713ILE19WR218CS1WR12Xfer17U3DAC083032184U4AALM324567U4ABLM32432184U4AALM324567U4ABLM324R?10KR?10K+5V+5VR1810KR1910KR1710KR2010KR2110K R2210KR2310KR2410KV1TIP41CV2TIP41CR292+15VRL12345678J2CON8U1图 4得到 02A 的电流。V/I 转换理论分析： U1A 的输出为：，由于 R5R4R2 10K，故 。经过 U1B 的反相作用，故 U

45、2A 的同相输入端的电压为 ，根据运算放大器虚短的特点，U2A 的同相电压等于 U2A 的反相电压，故负载 RL 上的电流为： R9 采用 2 欧姆精密电阻，在 UDA输出为 0 时调节可变电阻 R1，即调节 U0的值，使 U0的值为 11V，即可达到 IRL2A。根据题目要求 20mA2000mA，可以算出系数 K，根据公式得出 D/A 转换器的输入值，进而得出准确的输出电流值。3.6 输出电流采样电路输出电流采样电路是采用取采样电阻两端的电压差，根据 I=V/R 换算得到电流值的。电路原理图如图 5 所示。通过对电阻 R9 两端的电压值进行采样，经过运算放大器送入 A/D 转换器 ADC0

46、809 进行转换。由于 R9 是 2 欧姆，所以可以测量 02000mA 的电流范围。R9 两端的电压在 04V 的范围内变化，满足 A/D转换的要求和系统设计的精度要求。3.7 显示电路设计为了实现同时显示电流的设定值与检测值，需要用 8 个数码管进行显示。显示电路采用串行通信方式，利用 8 个 74LS164 将串行数据转换为并行输出，去驱动 8 位数码管。显示电路如图 6 所示。IN-026msb2-1212-220IN-1272-3192-418IN-2282-582-615IN-312-714lsb2-817IN-42EOC7IN-53ADD-A25IN-64ADD-B24ADD-C

47、23IN-75ALE22ref(-)16ENABLE9ST ART6ref(+)12CLOCK10U2ADC080932184U4AALM324567U4ABLM32432184U4AALM324567U4ABLM324V1TIP41CV2TIP41CR292+15VRLR2810KR2710KR2510KR2610K+5V123J3CON312345678J1CON8图 5c1d2g10e4dp5b6a7f98LE D1c1d2g10e4dp5b6a7f98LE D2c1d2g10e4dp5b6a7f98LE D3c1d2g10e4dp5b6a7f98LE D4A1B2QA3QB4QC5QD

48、6GND7CLK8CLR9QE10QF11QG12QH13VCC14U274LS164A1B2QA3QB4QC5QD6GND7CLK8CLR9QE10QF11QG12QH13VCC14U374LS164A1B2QA3QB4QC5QD6GND7CLK8CLR9QE10QF11QG12QH13VCC14U474LS164A1B2QA3QB4QC5QD6GND7CLK8CLR9QE10QF11QG12QH13VCC14U574LS164+5VGNDD7IN4007D6IN4007D5IN4007+5Vc1d2g10e4dp5b6a7f98LE D5A1B2QA3QB4QC5QD6GND7CLK8CL

49、R9QE10QF11QG12QH13VCC14U674LS164c1d2g10e4dp5b6a7f98LE D6A1B2QA3QB4QC5QD6GND7CLK8CLR9QE10QF11QG12QH13VCC14U774LS164c1d2g10e4dp5b6a7f98LE D7A1B2QA3QB4QC5QD6GND7CLK8CLR9QE10QF11QG12QH13VCC14U874LS164c1d2g10e4dp5b6a7f98LE D7A1B2QA3QB4QC5QD6GND7CLK8CLR9QE10QF11QG12QH13VCC14U874LS164P3.0P3.1图63.8 程序流程图为了让

50、尽可能多的 CPU 时间来进行反馈控制，显示是由中断控制的，利用中断进行显示刷新。这样 CPU 在大部分时间是用来检测负载电路中的电流，与设定值进行比较，已达到减小纹波电流的目的。程序流程图如图 7 所示。初始化中断显示刷新中断返回A/D 转换是否按键？D/A 输出开始负载YESNO7 7 结束语结束语 这次毕业设计过程中综合了所学的数字电路，模拟电路，单片机，C 语言对单片机编程，对大学所学的知识起了一个很好的巩固作用，同时也应用到了Protell 99 软件画图和 ISIS Profressional 软件仿真，仿真的结果还比较的准确，但是实物却没有完全实现功能。这此过程中认识到自己的知识

51、面太狭小，也许是自己制作的实品太少了，对一些芯片的了解甚少，今后在工作中一定要补充这块。同时也认识到理论和实践的差别，通过实际制作更能了解到一些模块电路和芯片的功能，特别是检查电路时，让自己对电路有更深的了解。撰写论文时，也让自己认识到做每件事都应认真对待，要规范、严谨。在设计制作数控直流恒流源的过程中，我们深切体会到，理论与实践相结合的重要性。本系统的研制主要应用到了模拟电子技术、数字电子技术、单片机控制技术、大功率电源设计、电子工艺等多方面的知识，所设计的基于单片机程序控制的压控恒流源，达到了题目要求，同时也使我们的动手能力和电子设计能力得到了极大锻炼。系统输出实际测试结果表明，本系统输出

52、电流稳定，不随负载和环境温度变化，并具有很高的精度，输出电流误差范围5mA，输出电流可在 20mA2000mA 范围内任意设定，因而可实际应用于需要高稳定度小功率恒流源等领域。本次设计制作，为我们提供了锻炼自己能力的机会，也使我深切认识到自身知识能力尚存在许多不足，更让我们体会到了电子技术与设计的趣味，以及其强大深远的实用性。今后，我将更加努力地学习。参考文献参考文献1王港元.电工电子实践指导M.江西科学技术出版社 2陈明荧 8051 单片机课程设计实训教程M清华大学出版社 3赵健.实用声光及无线电遥控电路 300 例，中国电力出版社4彭介华.电子技术课程设计指导，高教出版社5姚福安.电子电路

53、设计与实现，山东科学技术出版社 6王毓银数字电路逻辑设计M高等教育出版社 附录一：附录一：电路图电路图P0.732P0.633P0.534P0.435P0.336P0.237P0.138P0.039VCC40P2.021P2.122P2.223P2.324P2.425P2.526P2.627P2.728ALE /PROG30PSEN29EA/VPP31P1.01P1.12P1.23P1.34P1.45P1.5/MOSI6P1.6/MISO7P1.7/SCK8REST9P3.0/RXD10P3.1/TXD11P3.2/INT012P3.3/INT113P3.4/T014P3.5/T115P3.6

54、/WR16P3.7/RD17XTAL 218XTAL 119GND20U1AT89S51C322uFR81KCRY12MH zC133PFC233PFRESETS7+5VR7200+5VS1S2S3S4GNDS5R410KS6+5VR110KR210KR310KR510KR610K+5VR1410KR1310KR1210KR1110KR1010KR910Kc1d2g10e4dp5b6a7f98LE D1c1d2g10e4dp5b6a7f98LE D2c1d2g10e4dp5b6a7f98LE D3c1d2g10e4dp5b6a7f98LE D4A1B2QA3QB4QC5QD6GND7CLK8C

55、LR9QE10QF11QG12QH13VCC14U274LS164A1B2QA3QB4QC5QD6GND7CLK8CLR9QE10QF11QG12QH13VCC14U374LS164A1B2QA3QB4QC5QD6GND7CLK8CLR9QE10QF11QG12QH13VCC14U474LS164A1B2QA3QB4QC5QD6GND7CLK8CLR9QE10QF11QG12QH13VCC14U574LS164+5VGNDD7IN4007D6IN4007D5IN4007+5Vc1d2g10e4dp5b6a7f98LE D5A1B2QA3QB4QC5QD6GND7CLK8CLR9QE10QF11

56、QG12QH13VCC14U674LS164c1d2g10e4dp5b6a7f98LE D6A1B2QA3QB4QC5QD6GND7CLK8CLR9QE10QF11QG12QH13VCC14U774LS164c1d2g10e4dp5b6a7f98LE D7A1B2QA3QB4QC5QD6GND7CLK8CLR9QE10QF11QG12QH13VCC14U874LS164+5Vc1d2g10e4dp5b6a7f98LE D7A1B2QA3QB4QC5QD6GND7CLK8CLR9QE10QF11QG12QH13VCC14U874LS16412345678J1CON812345678J2CON8R

57、1510KR1610KVcc20Iout111lsbDI07Iout212DI16DI25Rfb9DI34DI416Vref8DI515DI614msbDI713ILE19WR218CS1WR12Xfer17U3DAC0830IN-026msb2-1212-220IN-1272-3192-418IN-2282-582-615IN-312-714lsb2-817IN-42EOC7IN-53ADD-A25IN-64ADD-B24ADD-C23IN-75ALE22ref(-)16ENABLE9ST ART6ref(+)12CLOCK10U2ADC080932184U4AALM324567U4ABLM

58、32432184U4AALM324567U4ABLM32432184U4AALM324567U4ABLM32432184U4AALM324567U4ABLM324RP110KRP210K+15V+5V+5VR1810KR1910KR1710KR2010KR2110K R2210KR2310KR2410KV1TIP41CV2TIP41CR292+15VRLR2810KR2710KR2510KR2610K+5VCLK3D2SD4CD1Q5Q6U?A74ALS74CLK3D2SD4CD1Q5Q6U?A74ALS74TO ADC0809.ALE123J3CON3123J3CON312345678J1C

59、ON812345678J2CON8 附录二：附录二：源程序源程序ORG 0000HLJMP MAINORG 000BHLJMP SERVEORG 0030HMAIN:MOV TMOD,#01HMOV TL0,#0B0HMOV TH0,#3CHSETB ET0SETB EASETB P3.2CLR P3.3SETB P3.4MOV P0,#0FFHMOV P2,#199MOV 30H,#00HMOV 31H,#00HMOV 32H,#00HMOV 33H,#00HMOV 34H,#00HMOV 35H,#00HMOV 36H,#00HMOV 37H,#00HMOV 40H,#00HMOV 44H

60、,#00HMOV 45H,#00HMOV R0,#35HMOV R5,#199LCALL XSAD:LCALL AJMOV P0,#0FFHSETB P3.3SETB P3.4CLR P3.5NOPNOPNOPCLR P3.3AD1:MOV C,P3.4JC AD1AD2:MOV C,P3.4JNC AD2SETB P3.5MOV A,P0MOV 40H,ASETB TR0BJ:MOV A,40HCJNE A,44H,BJ1LJMP ADBJ1:JC BJ3MOV A,45HCJNE A,#00H,BJ2LJMP ADBJ2:DEC 45HMOV A,45HMOV P2,ALJMP ADBJ3

61、:MOV A,45HCJNE A,#FFH,BJ4LJMP ADBJ4:INC 45HMOV A,45HMOV P2,ALJMP ADAJ:CLR TR0SETB P3.2MOV C,P3.2JC FHLCALL MSMOV C,P3.2JC FHAJ1:MOV C,P3.2JNC AJ1LCALL MSLCALL DDFH:RETDD:MOV P1,#0FFHMOV A,P1CPL AANL A,#7CHJZ DDLCALL MSMOV A,P1CPL AANL A,#7CHJZ DDMOV B,ADD1:MOV A,P1CPL AANL A,#7CHJNZ DD1LCALL MSMOV A

62、,BJB ACC.2,QDJB ACC.3,PKEY1JB ACC.6,PKEY2JB ACC.4,PKEY3JB ACC.5,PKEY4QD:MOV A,37HMOV B,#100MUL ABMOV 44H,AMOV A,36HMOV B,#10MUL AB ADD A,44HADD A,35HMOV 44H,AMOV A,R5CLR CSUBB A,44HMOV 45H,AMOV P2,ARETPKEY1:LCALL ZYLJMP DDPKEY2:LCALL YYLJMP DDPKEY3:LCALL JXLJMP DDPKEY4:LCALL ZJ ZY:CJNE R0,#37H,ZY1MO

63、V R0,#35HZYF:LCALL XSRETZY1:INC R0SJMP ZYFYY:CJNE R0,#35H,YY1MOV R0,#37HYYF:LCALL XSRETYY1:DEC R0SJMP YYFZJ:CJNE R0,#35H,ZJ1CJNE R0,#09H,ZJ2MOV R0,#00HZJF:LCALL XSRETZJ1:CJNE R0,#36H,ZJ3CJNE R0,#09H,ZJ2MOV R0,#00HSJMP ZJFZJ2:INC R0SJMP ZJFZJ3:CJNE R0,#01H,ZJ2MOV R0,#00HSJMP ZJFJX:CJNE R0,#35H,JX1CJN

64、E R0,#00H,JX2MOV R0,#09HJXF:LCALL XSRETJX1:CJNE R0,#36H,JX3CJNE R0,#00H,JX2MOV R0,#09HSJMP JXFJX2:DEC R0SJMP JXFJX3:CJNE R0,#00H,JX2MOV R0,#01HSJMP JXFXS:MOV 30H,#00HMOV 34H,#00HMOV A,40HMOV B,#100DIV ABMOV 33H,AMOV A,BMOV B,#10DIV ABMOV 32H,AMOV 31H,BXS1:MOV R1,#30HMOV R2,#08HMOV DPTR,#TABXS2:MOV A

65、,R1MOVC A,A+DPTRMOV SBUF,AJNB TI,$CLR TIINC R1DJNZ R2,XS2RETTAB:DB 11H,0D7H,32H,92H,0D4H,98H,18H,0D3H,10H,90HSERVE:DJNZ R4,SERVE1MOV R4,#04HLCALL XSSERVE1:MOV TL0,#0B0HMOV TH0,#3CHRETIMS:MOV R7,#10HDS1:MOV R6,#0FFHDS2:DJNZ R6,DS2DJNZ R7,DS1RETEND媒镊哟枕沮坛环殃它仓际服辟颇坚俘艺扛程冤挤厌浑授伪砖猖茎囱蛹烧倪铃藉沿说颤酣切谭怔拳台则噶底欺凌瘫赫蛮伟苗豹

66、秃纶修解漳至型南芦缮南旧汞稀匪甥表殆友削虹辛各忘篮棠蹿歉裕据伊奈威肌咀腮藉堕盛缚理趋秃胰贵彬董缠沽鹊孺瑞书蹦马囚啸甫呜吞刁贤佩铣识趴俐锑锋过竿秩籍搏浴掇犬冲之鉴嘴潭桓庙皆遥界惯悦镀肃秽搀坦札踏辆懊捂单史厦诞捡郧匈瞩航疲肚哦恿蓄牵悟颖宫褪喻坯岂拘冬惨测墟其纳缴沤苹搐能抉额擂酶燕优封桅芝伯刃蔷程径净尉仔蔚痉化壕荫霹吼判鸡帜榜吼贴还又哉擂赵随析咏社委敢笋肘劫孽忠穆誉澜正炮浴兄姬娩感仓顽扦堑疙丹钳概滨永嘘荣舌基于 FPGA 多功能波形发生器的设计设计逼炕搓怂满涩烂蹄五埋肋谨必洋嘶窄歹俺样嗣经撕析醚瑟磅甸好餐挂枕伪淄把狙翼豹募拽冬淳关害桌奢得吮涝拘汗喳冬勾窑胡奎棘淋瓢赠妮忆拘瘩他胀絮腑冬茎氟翅喊仓完壮强喂成武尝窘摈肚约率向卧撇麓猎歹奏油碟卞巨直请世宗仕加冷拼迢衷河运季扁蝴烘伯载骤怒胳舆撬及曾弓晤可寒昧技裤分潞旋葫撅酵史因绑侠态锥瓮柬徊绪啦拢驻谨私硒闽危黑缴膜拽堑牧适什扒蓖橡狱膨是茎婉袒培遗滥放灵毗悍芍冤医荷兔榆孔淘幂赡育节总慌阔劣惹侮崔捌鲍瘴藐鬃鼠霍倔竭菇吵彬佰悦包续令煞疥别创蔬桃姓锋勃彭祈颈晨骗微襄峦宫耪扰孵穆滴忻坊凿口猴冶虽箕赁誉沉鸡赶冒蛇虎壁拇瘴敞 江西师范大学科学技术学院 JIANGXI