触发器及其应用

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1、实验四触发器及其应用:实验目的1 .掌握基本RS JK。D和T触发器的逻辑功能2 .掌握集成触发器的逻辑功能及使用方法3 .熟悉触发器之间互相转化的方法:实验原理：触发器具有两个稳定状态。用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器 件，是构成各种时序电路的最基本逻辑单元1 .基本RS触发器图8-1为由两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。基本 RS触发器具有置“ 0”。置“ 1”和保持三种功能。通常称 后|为置“1”端 ,因为|于=0 （云=1）时触发器被置“ 1

2、”；万为置“0”端，因为m=1 （五=0）时触发器被置 “0”，但手=五=1时状态保持；归土 =0时，触发器状态不稳定，应避免此种情况发生，表9-1为基本RS触发器的功能表。基本RS触发器。也可以用两个“或非门”组成，此时为高电平触发有效。表 8-1 :图8-1 基本RS触发器输入输出F7河1时10110100111卧1研00中1由2 . JK触发器在输入信号为双端的情况下，JK触发器是功能完善.使用灵活和通用性较强的一种触发 器。本实验采用74LS112双JK触发器，是下降边沿除法的边沿触发器。引脚功能和逻辑符 号如图8-2所示。JK触发器的状态方程为dTl+1 - - nQ 叫晒nJ和K是

3、数据输入端是触发器状态更新的依据，若 Jo K有两个或两个以上输入端时， 组成“与”的关系。Q和万为两个互补输出端。通常把Q=0, ? =1的状态顶为触发器“ 0”状态；而把Q=1, = =0定为“ 1”状态。16 15 14 13 12 11 10 9图8-2 74LS112 双JK触发器引脚排列及逻辑符号Q” （石力）一现态F打（G*L）次态0不定态下降沿触发JK触发器的功能表如8-2所示表8-2输 入输出%可CPJK铲H衬101XXX1010XXX0100XXX势1100万1110101101011111qn11XX即吊口注：X一任意态J一高到低电平跳变T低到高电平跳变JK触发器常被用作

4、缓冲存储器，位移寄存器和计数器3 . D触发器在输入信号为单端的情况下，D触发器用来最为方便，其状态方程为 即打力”，其输出状态的更新发生在 CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前 D端的状态，D触发器的应用很广，可用作数信号的寄存，位移寄存，分频和波形发生等。有很多种型号可供各种用途的需要而选用。如双D74LS74四D74LS175,六 D74LS174等图8-3为双D74LS74的引脚排列及逻辑符号。功能表如表8-3。图8-3 74LS74 引脚排列及逻辑符合表8-3输入输出SDCPD时101xX1010XX0100XX由*11T 111011T0

5、0111JX铲表8-4输入输出CPTQn+101XX110XX01102111于4 .触发器之间的相互转换在集成触发器的产品中，每一种触发器都有自己固定的逻辑功能。但可以利用转换的方法获得其它功能的触发器。例如将J。K触发器的J, K两端连在一起，并认它为 T端，就得到所需的触发器。如图8-4 (a)所示，其状态方程为：Q n+1- TftnfTQnCTCF图8-4 JK触发器转换为T, f触发器T触发器的功能如表 84。由功能表可见，当 T=0时，时钟脉冲作用后，其状态保持不变；当 T=1时，时钟脉冲 状态翻转。所以，若将 T触发器T端置“ 1”，如8-4 (b)所以，既得 触发器得CP端

6、每来一个CP脉冲信号，出发器的状态就翻转一次，故称之为反转触发器广乏用于计数电 路中。同样，若将D触发器。端与D端相连，便转换为 T触发器，如图8-5所示。JK触发器也可转换为D触发器，如图8-6。5. CMOS虫发器Cf 工转成转换电路(1)CMO砂沿型D触发器CC4013是由CMO融输门构成的边沿型 表8-5为其功能表，图8-7为引脚排列。 表8-5D触发器。它是上升沿触发的双 D触发器,输入输出SRCPD即10XX101XX011XX00T1100T0000X严1413 U n 国 9 gI10 2 瓦CC4O2T12 3 |4 56 7翱-T双上升沿谢发人输入输出SRCPJK10XXX

7、101XXX011XXX己00T00叫00T10100T01000T11正00XX/1ie 15 14 13 12 11 10(2)。边沿型JK触发器JK触发器,4027 是由CMO赞输门构成的边沿型 JK触发器，它是上升沿触发的双 表8-6为其功能表表8-6% , CF2 R2 . 一还CC0270 QCP 度-i vss1 E 35 I 6 T J翱用双上升沿喘电发器CMO触发器的直接置位，复位输入端 S和R是高电平有效，当 S=1 (或R=1)时，触发 器将不受其他输入端所处状态的影响，使触发器直接置1 (或置0),但直接置位，复位输入端S和R必须遵守RS=0的约束条件。CMOS虫发器在

8、按逻辑功能工作时， S和R必须均置0。 三：实验设备与器件1 , +5V直流电源2,双踪示波器3 ,连续脉冲源4,单次脉冲源5 ,逻辑电平开关6,逻辑电平显示器7 , 74LS112 （或 CC4027）74LS00（或 CC4011）74LS74（或 CC4013四：实验内容1,测试基本RS触发器的逻辑功能图8-1用两个与非门组成基本 RS触发器，输入端金，r按逻辑开关的输出插口，输出端Q 3按逻辑电平显示输入插口，按表8-7要求测试，记录之。表8-7XSQ11 T 00 T 11 T 010T 1002.测试双JK触发器74LS112逻辑功能（1）测试KD ,务的复位，置位功能任取一只JK

9、触发器，即，玩，J, K端接逻辑开关输出插口，CP冲源，Q,石端接至逻辑电平显示输入插口。要求改变 史 ,配（J, K任意状态），并在ED =0 （与=1）或% =0（EC=1）作用期间任意状态及 CP的状态，观察 Q 6状态。自拟表格并记录之（2）。测试JK触发器的逻辑功按表8-8的要求改变J, K, CP端状态，观察 Q。Q状态变化，状态更新是否发生在CP脉冲的下降沿（既 CP由1 T 0）,记录之。（3）。将JK触发器的Jo K端连在一起，构成 T触发器在CP端输入1HZ连续脉冲，观察 Q端的变化在CP端输入1KHZ连续脉冲，用双踪示波器观察CP。Q, 6端波形的相位关系，描绘之。表8-

10、8J KCPQ =0卧=10 00 T 11 T 00 10 T 11 T 0100 T 11 T 0110 T1 T 03. 测试双D触发器74LS74的逻辑功能(1)。测试工I, %的复位。置位功能测试方法同实验内容 2。1),自拟表格记录之。(2)测试D触发器的逻辑功能按表8-9要求进行测试，并观察触发器状态更新是否发生在CP脉冲的上升沿(0T 1)记录之。(3)将D触发器的三端与D段相连接，构成T触发器。测试方法同实验内容 2。3),记录之表8-9DCP浊Q =02 =100 T 11 T 010 T 11 T 04.双相时钟脉冲电路用JK触发器及与非门构成的双时钟脉冲电路如图8-9所

11、示，此电路是用来将时钟脉冲CP转换成两相时钟脉冲1TA和CP,其频率相同。相位不同。分析电路工作原理，并按8-9接线，用双踪示波器同时观察 CR; CP, CFB及A , 匚波形，并描绘之。国8T取相时科脉冲电路5.乒乓球练习电路电路功能要求：模拟二名运动员在练球时，乒乓球能往返运转。提示：采用双 D触发器74LS74设计实验线路，两个 CP端触发脉冲分别由两名运动员 操作，两触发器的输出状态用逻辑电平显示器显示。 五：实验预习要求1 复习有关触发器内容2 列出各触发器功能测试表格3 按实验内容4。 5 的要求设计线路，拟定实验方案。六：实验报1 列表整理各类触发器的逻辑功能2 总结观察到的波形，说明触发器的触发方式。3 体会触发器的应用4 利用普通的机械开关组成的数据开关所产生的信号是否可作为触发器的时钟脉冲信号？为什么？是否可以用作触发器的其它输入端的信号？又是为是为什么？