SPLD内部结构及工作原理.ppt

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1、1 第四章 SPLD基本结构及工作原理 SPLD的基本结构 主要内容 PROM器件 PLA器件 PAL器件 GAL器件 2 SPLD 的 基 本 结 构 图 输 入 电 路 与 阵 列 输 出 电 路 或 阵 列 输入 项 乘积 项 和项 输 入 输 出 反馈输入信号 互补输出的输入 缓冲电路 , 用以产生 输入变量的原变量 和反变量 ， 并提供 足够的驱动能力 。 输入电路在 PLD 中的画法 A A A 4.1 SPLD的基本结构 3 C A B C C A B B A W7 = ABC A B C W0 = 由一组多输 入与门组成 ， 用 以产生输入变量 的各乘积项 。 与 阵 列 SP

2、LD 的 基 本 结 构 输 入 电 路 输 出 电 路 或 阵 列 输入 项 乘积 项 和项 输 入 输 出 反馈输入信号 与阵列 4.1 SPLD的基本结构 4 例 如 A B C Y3 Y2 Y1 与阵列 SPLD 的 基 本 结 构 输 入 电 路 与 阵 列 输 出 电 路 或 阵 列 输入 项 乘积 项 和项 输 入 输 出 反馈输入信号 由图可得 Y1 = ABC + ABC + ABC Y2 = ABC + ABC Y3 = ABC + ABC 由一组多输入 或门组成 ， 用以 产生和项 ， 即将 输入的某些乘积 项相加 。 4.1 SPLD的基本结构 或阵列 5 SPLD 的

3、 基 本 结 构 输 入 电 路 与 阵 列 输 出 电 路 或 阵 列 输入 项 乘积 项 和项 输 入 输 出 反馈输入信号 SPLD的输出电路因器件的不同而有所不同 ， 但总 体可分为固定输出和可组态输出两大类 。 根据与门阵列 、 或门阵列和输出电路结构的不 同 ， 简单的低密度 PLD可分为 PROM、 PLA、 PAL、 GAL四种基本类型 ， 下面分别进行讲解 。 4.1 SPLD的基本结构 6 4.2 PROM器件 （ 1）基本结构 A B C A B C A B C A B C A B C A B C A B C A B C A B C O1 O2 O3 或阵列 （可编程）

4、与阵列 （固定） （ 2）特点 “与 ” 阵列固定，不 能编程， “ 或 ” 阵列 可以编程。 与阵列是一个全译码 电路，即 n个输入量 总共有 2n个不同的组 合积项输出，因此有 2n 条积项线。 与阵列的固定连接关 系造成芯片面积的浪 费，利用效率低。 7 （ 3）应用设计 例 1：用 PROM构造半加器 C=A0A1 4.2 PROM器件 S=A0 Al =A0Al + A0A1 + C S A1 A0 A1 A0 A1 A0 A1 A0 S C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 8 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0

5、 例 2: 用 PROM实现 22乘法器 输 入 输 出 A1 A0 B1 B0 P3 P2 P1 P0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 1 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 1 0 0 0 1 0 1 1 0 0 0 1 0 0 1 1 1 0 0 1 1 1 0 0 0 0 0 0 0 1 0 0 1 0 0 1 0 1 0 1 0 0 1 0 0 1 0 1 1 0 1 1 0 1 1 0 0 0 0 0 0 1 1 0 1 0 0 1 1 1 1 1 0 0 1 1 0 1 1 1 1

6、 1 0 0 1 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 9 4.3 PLA器件 （ 1）基本结构 与阵列不采用全译码方式 ， 标准的与或表达式已不适用 ， 需要把逻辑函数化成最简的 与或表达式 。 有多个输出时 ， 要尽量利用公共的与项 ， 以 提高阵列的利用率 。 A B C O1 O2 O3 或阵列 （可编程） 与阵列 （可编程） （ 2）特点 “与”阵列和或”阵列都可以 编程，方便了设计工作。 算法复杂 , 器件运行速度下降 制造工艺复杂，价格高。 10 基本思想 ：根据 PLA结构 ， 安排每个积项占一条积项线 ， 在不同输出函数中如有相同积项 ，

7、 则共享 。 每个输出函数有 n个 积项 ， 就在或阵列上将它的纵向线与相关的 n个积项线相连 。 简单地说，用 PLA实现组合逻辑函数时，先将函数化简 为 最简与或式 ，再把对应的与项或起来即可。 O1=ABC+BC O2=AB+AC O3=AB+AC 例：用 PLA实现以下组合逻辑函数电路 （ 3）应用设计 4.3 PLA器件 A B C O1 O2 O3 A B C A B A C B C A B 11 采用熔丝编程方式 ， 只能一次性编程 。 4.4 PAL器件 （ 1）基本结构 左图为最简单的 PAL 器件结构 。 目前常见 的 PAL器件中 ， 输入 变量最多可达 20个 ， 与项

8、的个数最多有 80 个 ， 或阵列输出端最 多的有 10个 ， 每个或 门输入端最多的可达 16个 。 （ 2）特点 “与 ” 阵列可编程 ， “ 或 ” 阵列固定 。 A2 A1 A0 D0 D1 D2 或阵列 （固定） 与阵列 （可编程） 12 为了扩展电路的功能 ， 并增加使用的灵活性 ， PAL在与或阵列的基础 上 ， 增加了多种输出及 反馈电路 ， 构成了各种 型号的 PAL器件 。 反馈 电路 输 入 电 路 固定 “或” 阵列 可编程 “与”阵列 输出 电路 输入电路 （ 2）特点 具有多种形式的输出结构 根据 PAL器件的输出结构和反馈电路的不同 ， 可将 它们大致分成专用输出

9、 、 可编程输入 /输出 、 寄存器输 出 、 异或输出以及运算选通反馈输出等几种类型 。 13 专用输出结构 这种结构的输出端 只能作输出用 ，不能用作输入。输 出端可以是或门、或非门，或者互补输出结构。因电路中 不含触发器，所以 只能实现组合逻辑电路 。 常用的产品有 PAL10H8(10输入， 8输出， 高电 平输出 )、 PAL10L8(10输入， 8输出， 低电平输出 ) 、 PAL16C1(16输入， 1输出， 互补型输出 )等。 （ 3） PAL的输出结构 输入线 O I 积项线 14 可编程输入 /输出结构 这种结构在或门输出之后增加了一个三态输出缓冲器， 它的 控制端 OE由

10、与阵列的第一个乘积项控制 ，可 直接送往 输出 ， 也可作为输入用 。 常用的产品有 PAL16L8、 PAL20L10等。 当 OE=0时，三态输出呈高阻态， I/O引脚作输入使用； 当 OE=1时，三态门选通， I/O引脚作输出使用。 （ 3） PAL的输出结构 I I/O OE 作输出使用时，也可将输出再经互补输出的缓冲器 反馈 到与阵列输入，用于 实现复杂的组合逻辑电路 。 15 寄存器输出结构 常用的产品有 PAL16R4、 PAL16R8等。 R表示寄存器输出型 。 （ 3） PAL的输出结构 这种结构的输出端有一 D触发器 。 在时钟上升沿先将 或门输出寄存在 D触发器的 Q端

11、， 当使能信号 OE有效时 ， Q 端的信号经三态缓冲器反相后输出 ， 输出为低电平有效 。 触发器的 Q端 输出还可以通过缓冲器反馈送至与阵列 的输入端 。 因而这种结构的 PAL能记忆原来的状态 ， 实现 时序逻辑电路 。 16 异或输出结构 这种结构的输出部分有两个或门，它们的输出经 异或 门 进行异或运算后再经 D触发器和三态缓冲器输出。这种 结构不仅便于对与或逻辑阵列输出的 函数求反 ，还可以实 现对寄存器状态进行 保持操作 。 该种结构的产品有 PAL20X4、 PAL20X8(X表示异或输出型 )等。 Y I Q I Q I Q 保持 QY I 0 求反 QY I 1 Y Q （

12、 3） PAL的输出结构 I Q Q D CLOCK OE O C 17 在异或门的基础上，将触发器的输出反馈到运算选通逻 辑电路，与输入项进行组合后送与阵列进行编程，可获得 16 种可能的逻辑组合。 （ 3） PAL的输出结构 运算选通反馈结构 这种结构的产品有 PAL16A4(A表示运算选通反馈输出型 )。 18 图示电路即为经过编程产生 16种运算结果的 PAL。 19 例：用 PAL器件设计一 个数值判别电路 。 要 求判断 4 位二进制数 DCBA的大小在 05、 6 10、 11 15哪一个区 间之内 。 十进制数 二进制数 Y0 Y1 Y2 D C B A 0 0 0 0 0 1

13、 0 0 1 0 0 0 1 1 0 0 2 0 0 1 0 1 0 0 3 0 0 1 1 1 0 0 4 0 1 0 0 1 0 0 5 0 1 0 1 1 0 0 6 0 1 1 0 0 1 0 7 0 1 1 1 0 1 0 8 1 0 0 0 0 1 0 9 1 0 0 1 0 1 0 10 1 0 1 0 0 1 0 11 1 0 1 1 0 0 1 12 1 1 0 0 0 0 1 13 1 1 0 1 0 0 1 14 1 1 1 0 0 0 1 15 1 1 1 1 0 0 1 （ 4） PAL的应用 0 1 2 Y = D C + D B Y = D CB + D C B

14、+ D C A Y = D C + D BA 20 21 GAL器件分两大类：一类为普通型 GAL， 其与或 阵列结构与 PAL相似 ， 如 GAL16V8、 GAL20V8、 ispGAL16Z8等；另一类为新型 GAL， 其与或阵列均 可编程 ， 与 PLA结构相似 ， 代表器件为 GAL39V8。 4.5 GAL器件 GAL是在 PAL的基础上发展起来的 ， 具有和 PAL相同的 与或阵列 ， 即可编程的与阵列和固定的或阵列 。 不同的是它 采用了电擦除 、 电可编程的 E2PROM工艺制作 ， 可以用电信 号擦除并反复编程 上百次 。 GAL器件的输出端设置了可编程 的 输出逻辑宏单元

15、 OLMC（ Output Logic Macro Cell） ， 可 以将 OLMC设置成不同的输出方式 。 这样 ， 同一型号的 GAL 器件可以实现 PAL器件所有的各种输出电路工作模式 ， 可取 代大部分 PAL器件 ， 因此称为 通用可编程逻辑器件 。 （ 1）概述 22 优点： （ 2） GAL器件的特点 缺点： 采用电擦除工艺和高速编程方法 ， 使编程改写变得方便 、 快速 ， 整个芯片改写只需数秒钟 ， 可改写 百次以上 。 速度快 、 功耗低 。 存取时间为 1240ns， 功耗仅为双极型 PAL的 1/2或 1/4， 编程数据可保存 20年以上 。 采用可编程的输出逻辑宏单

16、元 (OLMC)， 使其具有极大的 灵活性和通用性 。 可预置和加电复位所有寄存器 ， 备有加密单元 。 仍属于低密度 PLD， 规模小 ， 每片相当于几十个等效门 电路 ， 只能代替 2 4片 MSI器件 。 在使用中还有许多局限性 ， 如一般 GAL只能用于同步时 序电路 ， 各 OLMC中的触发器只能同时置位或清零 ， 还 不能充分发挥其作用 。 23 GAL和 PAL在结构上的区别 PAL结构 GAL结构 或阵列做 在 OLMC 结构中 适当地为 OLMC进行编 程， GAL就可以在功能 上代替 PAL各种输出类 型及其派生类型 24 （ 3） GAL器件的基本结构 (以 GAL16V

17、8为例 ) GAL16V8 引脚图 V CC G A L16V 8 I / O I / O I / O OE I / O I / O I / O I / O I / O CL K I I I I I I I I G ND 1 2 3 4 5 6 7 8 9 10 11 12 20 19 18 17 16 15 14 13 8 个输入端 8 个 I/O 端 1 个时钟输入端 1 个输出使能控制输入端 25 1 CLK 2 I 3 I 4 I 5 I 6 I 7 I 8 I 9 I I/O 19 I/O 18 I/O 17 I/O 16 I/O 15 I/O 14 I/O 13 I/O 12 OE

18、 11 可编程与阵列 (64 32) GAL16V8 逻辑图 输出逻辑宏单元 (Output Logic Macro- Cell，简称 OLMC) 与阵列 输入电路 26 1 CLK 2 I 3 I 4 I 5 I 6 I 7 I 8 I 9 I I/O 19 I/O 18 I/O 17 I/O 16 I/O 15 I/O 14 I/O 13 I/O 12 OE 11 可编程与阵列 (64 32) 与阵列的作用是产生 输入信号的乘积项。其输 入信号为 8 个输入端提供 的原、反变量 和 8 个反馈 输入端提供的原、反变量 。 产生这些变量的那些乘积 项，则由对与阵列的编程 决定。 时钟输入端，

19、提供时序电路所需要的时钟信号。 输出使能控制输入端。 它作为全局控制信号控制各 I/O 端的工作方式。 27 1 CLK 2 I 3 I 4 I 5 I 6 I 7 I 8 I 9 I I/O 19 I/O 18 I/O 17 I/O 16 I/O 15 I/O 14 I/O 13 I/O 12 OE 11 可编程与阵列 (64 32) OLMC 中含有或门、 D 触发器和多路选择器等， 通过对 OLMC 编程可得 到组合电路输出、时序电 路输出、双向 I/O 端等多 种工作组态。 GAL16V8 逻辑图 28 64x32 16x64x8 29 （ 4） GAL的输出逻辑宏单元 OLMC 1个

20、 8输入或门 1个异或门 1个 D触发器 4个多路选择 开关 4个控制字 来自 与阵列 0 1 P T M U X XOR(n) Q Q D AC0 反馈 F M U X 10 x 11x 0 x1 0 x0 AC0 Syn AC1 (n) 11 10 01 00 T S U X M 0 1 O U X M VCC G2 来自邻级 输出 (n) I/O(n) CLK OE CLK OE G1 AC1 (n) 30 由 OLMC的结构图可以看出， OLMC中的异或门和四个 多路选择开关由四个结构控制字 XOR(n)、 AC0、 AC1(n)和 Syn编程控制。其中 XOR(n) 和 AC1(n)

21、是各个 OLMC自己的 控制字， n代表 OLMC的编号，这个编号与每个 OLMC连接 的引脚号码一致； AC0和 Syn为 8个 OLMC共用的控制字。 OLMC的结构控制字 这些控制字集中放在一个行地址为第 60行的具有 82位的 结构控制字中。 来自 与阵列 0 1 P T M U X XOR(n) Q Q D AC0 反馈 F M U X 10 x 11x 0 x1 0 x0 AC0 Syn AC1 (n) 11 10 01 00 T S U X M 0 1 O U X M VCC G2 来自邻级 输出 (n) I/O(n) CLK OE CLK OE G1 AC1 (n) 31 8输

22、入或门 每个 OLMC包含或阵列中的一个 8输入或门 ， 或门的每 一个输入对应一个乘积项 （ 与阵列中的一个输出 ） ， 故或门 的输出为若干个乘积项之和 。 或门的输出接到异或门的一个 输入端 。 异或门 异或门用于控制或门输出信号的极性 。 异或门的另一个输 入端为结构控制字中的 1位 XOR(n)， 当 XOR(n)端为 1时 ， 异或 门起反相器作用；否则为同相输出 。 异或门的输出直接送到 D 触发器的输入端 。 D触发器 D触发器用于锁存异或门的输出状态，使 GAL能实现时序逻辑电路。 XOR(n) 来自 与阵列 0 1 P T M U X XOR(n) Q Q D AC0 反馈

23、 F M U X 10 x 11x 0 x1 0 x0 AC0 Syn AC1 (n) 11 10 01 00 T S U X M 0 1 O U X M VCC G2 来自邻级 输出 (n) I/O(n) CLK OE CLK OE G1 AC1 (n) 32 PTMUX由编程的控制字 AC0和 AC1(n)加到与非门 G1 输出后进行控制 。 当 AC0或 AC1(n)=0时 ， 第一个积项通 过 PTMUX输出到或门的输入端 ， 作为或门的一个输入积 项；当 AC0=AC1(n)=1时 ， 第一个积项不能作为输入项 ， 可被选为三态门的控制项 。 此时 PTMUX输出为 0， 对或 门输

24、出没影响 。 4个多路选择开关 积项选择多路开关 PTMUX 是一个二选一开关电路 ， 它的输入端来自可编程与阵列 中的 8个积项中的第一个 ， 由 编程决定这一积项用作输入项 还是用作三态门的控制项 。 AC0 AC1 (n) 来自 与阵列 0 1 P T M U X XOR(n) Q Q D AC0 反馈 F M U X 10 x 11x 0 x1 0 x0 AC0 Syn AC1 (n) 11 10 01 00 T S U X M 0 1 O U X M VCC G2 来自邻级 输出 (n) I/O(n) CLK OE CLK OE G1 AC1 (n) 33 当 AC0 AC1(n)=

25、00时 ， TSMUX输出为固定高电平 ， 三态门 始终选通 ， I/O(n)端只能作输出使用 。 当 AC0 AC1(n)=01时 ， TSMUX输出为固定低电平 ， 三态门 工作在高阻状态 ， 无输出 ， 此时 I/O(n)端可作输入使用 。 当 AC0 AC1(n)=10时 ， TSMUX输出为公共控制信号 OE， 三 态门的工作状态由外接 OE信号控制 。 OE=1时 ， I/O(n)端作输 出用； OE=0时 ， I/O(n)端作输入用 。 当 AC0 AC1(n)=11时 ， TSMUX输出为由与阵列来的第 一个积项 ， 则由与阵列来的各组的第一个积项分别控制各 自的三态门的输出

26、。 这是一个四选一开关电路 ， 它的输入有：第一个积项 、 8 个 OLMC的共用控制信号 OE、 固定的高电平 VCC和固定的低 电平 (地 )。 选择控制由控制字 AC0和 AC1(n)实现 。 输出三态门 共有四种控制选择 。 来自 与阵列 0 1 P T M U X XOR(n) Q Q D AC0 反馈 F M U X 10 x 11x 0 x1 0 x0 AC0 Syn AC1 (n) 11 10 01 00 T S U X M 0 1 O U X M VCC G2 来自邻级 输出 (n) I/O(n) CLK OE CLK OE G1 AC1 (n) 三态门控制选择多路开关 TS

27、MUX 34 当 AC0+AC1(n)=AC0&AC1(n)=1,即 AC0=1且 AC1(n)=0时 ， 选择 D触发器输出；此时三态门受外部控制信号 OE的控制 ， 当 OE=1时 , D触发器的输出才会经三态门驱动到 I/O(n)端 。 这也是一个二选一开关电路 ， 它通过控制字 AC0和 AC1(n) 作用到或非门 G2， 再由 G2输出对 OMUX进行选择控制 。 当 AC0和 AC1(n)为其它三种组合时 ， 选择异或门直接输出 到三态门 。 来自 与阵列 0 1 P T M U X XOR(n) Q Q D AC0 反馈 F M U X 10 x 1x 0 x1 0 x0 AC0

28、 Syn AC1 (n) 11 10 01 00 T S U X M 0 1 O U X M VCC G2 来自邻级 输出 (n) I/O(n) CLK OE CLK OE G1 AC1 (n) 输出选择多路开关 OMUX 35 四个反馈输入来自 : D触发器 Q端的输出； 本级的 I/O端； 相邻单元的输出； 固定低电平 (地 )。 选择控制由三个结构控制字 AC0、 AC1(n)和 Syn的组合实现。 当 AC0 AC1(n) Syn=11x时， FMUX的输出选为本级的 I/O。 当 AC0 AC1(n) Syn=10 x时， FMUX的输出为 D触发器的 Q输出。 当 AC0 AC1(

29、n) Syn=0 x1时 , FMUX的输出选为相邻单元的输出。 当 AC0 AC1(n) Syn=0 x0时， FMUX的输出为固定低电平。 反馈选择多路开关 FMUX 来自 与阵列 0 1 P T M U X XOR(n) Q Q D AC0 反馈 F M U X 10 x 11x 0 x1 0 x0 AC0 Syn AC1 (n) 11 10 01 00 T S U X M 0 1 O U X M VCC G2 来自邻级 输出 (n) I/O(n) CLK OE CLK OE G1 AC1 (n) 36 （ 5） OLMC组态 Syn AC0 AC1 (n) XOR(n) 组态模式 输出

30、极性 备注 1 0 1 X 专用输入 CLK和 OE不起作用，三态门不通 1 0 0 0 专用组合 输出 低电平有效 高电平有效 CLK和 OE 不起作用，三态门常通 1 1 1 1 0 选通组合 输出 低电平有效 高电平有效 CLK和 OE不起作用 ， 三态门选通信号为第一 乘积项 1 0 1 0 0 寄存器 输出 低电平有效 高电平有效 1 脚为 CLK 11脚为 OE 1 OLMC是由对 Syn、 AC0、 AC1(n) 和 XOR (n)进行编程决 定四个多路选择开关和异或门的输出，共有四种组态。 37 专用输入组态 此时 AC1(n) 1， AC0 0， 使 TSMUX输出为 0，

31、三态 输出缓冲器的输出呈现高 电阻 ， 本单元输出功能被 禁止 。 I/O可以作为输入端 ， 提 供给相邻的逻辑宏单元 。 本级反馈输入信号来自 另一相邻宏单元。 38 O(n) 专用组合输出组态 【 AC0=0， AC1(n) 0】 FMUX选择接地，本单元和相邻 单元的反馈信号均被阻断 PTMUX选择 1，第 一与项送入或门 OMUX选择 0，跨过 DFF TSMUX选择 VCC， 三态门常通 39 选通组合输出组态 【 AC0=AC1(n)=1,且 SYN=1 】 输出信号反馈到与阵列。 与专用输出组态相比，有两点不同： 三态门使能端接第一与项； 40 O(n) 寄存器输出组态 【 AC0=1， AC1(n) 0】 器件的公共端 CLK、 OE作为 时钟和输出缓 冲器的使能信 号 。 （ TSMUX 选中 OE端 ） OMUX选中 1端， DFF的 Q端输出 FMUX选中 DFF的 Q端 41 42 GAL的输入特性和输出特性 （ 1） 输入缓冲电路 ， 是一种较为理想的高输入 阻抗器件 ， 在正常的输入电压范围内 ， 输入 端漏电流不超过 10A。 （ 2） 输出缓冲电路采用单一类型的 N沟道增强性 MOS管 ， 不会出现 CMOS电路的锁定效应 ， 输出具有 “ 软开关特性 ” 。