课程设计论文基于FPGA的数字频率计的设计

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1、目录1 引言22 FPGA及VERILOG HDL22.1 FPGA简介22.2 Verilog HDL 概述33 数字频率计的设计原理33.1设计要求33.2频率测量33.2.1时间门限测量法43.2.2标准频率比较测量法43.2.3 等精度测量法43.3方案提出及确定43.4系统设计与方案论证53.4.1测频控制信号发生器设计63.4.2寄存器设计63.4.3计数器的设计63.5小结74 数字频率计的设计74.1功能模块设计74.1.1分频器模块74.1.2测频控制信号发生器模块74.1.3 32位锁存器模块84.1.4译码器模块84.1.5十进制计数器模块94.1.6用原理图描述的模块9

2、4.2 顶层文件114.3小结135 软件的测试135.1测试的环境135.2调试和器件编程136 硬件设计1361 EPF10K30ATI144-3 FPGA芯片简介1362 EPC2配置芯片简介136.3配置模式146.4下载方式146.5硬件电路原理图设计146.6频率测试167 结论及展望167.1结论167.2展望16致 谢17参考文献18附 录19基于FPGA的数字频率计的设计摘要：在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更加重要。通过运用Verilog HDL语言，实现8位数字频率计，并利用MAX+PLUS

3、II集成开发环境进行编辑、综合、波形仿真，并下载到FPGA器件中，经实际电路测试，该系统性能可靠。关键词：硬件描述语言 现场可编程门阵列FPGA 频率计 频率测量 1 引言在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得更为重要。测量频率的方法有多种,其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。数字式频率计的测量原理有两类：一是直接测频法，即在一定闸门时间内测量被测信号的脉冲个数；二是间接测频法即测周期法，如周期测频法。直接测频法适用于高频信号的频率测量，通

4、常采用计数器、数据锁存器及控制电路实现，并通过改变计数器阀门的时间长短在达到不同的测量精度；间接测频法适用于低频信号的频率测量，本设计中使用的就是直接测频法，即用计数器在计算1S内输入信号周期的个数。数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。随着现场可编程门阵列FPGA的广泛应用，以EDA工具作为开发手段，运用Verilog HDL等硬件描述语言语言，将使整个系统大大简化，提高了系统的整体性能和可靠性。 采用FPGA现场可编程门阵列为控制核心，通过硬件描述语言Verilog HDL编程，在MAX+PLUSI

5、I仿真平台上编译、仿真、调试 ，并下载到FPGA芯片上，通过严格的测试后，能够较准确地测量方波、正弦波、三角波、矩齿波等各种常用的信号的频率，而且还能对其他多种物理量进行测量。2 FPGA及Verilog HDL本章首先对设计所采用的可编程逻辑器件FPGA及Verilog HDL进行了简单的介绍，对设计有些基本的了解。2.1 FPGA简介FPGA是20世纪80年代中期出现的高密度可编程逻辑器件，它一般由布线资源分隔的可编程逻辑单元构成阵列，又由可编程I/O单元围绕阵列构成整个芯片，排列阵列的饿逻辑单元由布线通道中的可编程内连线连接起来实现一定的逻辑功能。一个FPGA包含丰富的具有快速系统速度的

6、逻辑门、寄存器和I/O组成。FPGA/CPLD芯片都是特殊的ASIC芯片，除了具有ASIC的特点外还有一下几个优点：随着超大规模集成电路VLSI工艺的不断提高，单一芯片内部可以容纳上百万个晶体管；FPGA/CPLD芯片出厂前100%都做过测试，不需要设计人员承担风险和费用；用户可以反复地编程、擦除、使用或者在外围电路不动的的情况下，用不同软件就可实现不同的功能，用FPGA/CPLD试制样片，能以最快的速度占领市场。FPGA/CPLD软件包中有各种输入工具、仿真工具、版图设计及编程器等全线产品，使电路设计人员在较短的时间内就可以完成电路的输入、编译、优化、仿真，直至最后芯片的制作。FPGA采用了

7、逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA的基本特点主要有：1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。2）FPGA可做其它全定制或半定制ASIC电路的中试样片。3）FPGA内部有丰富的触发器和IO引脚。4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。5）FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL

8、电平兼容。可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。目前FPGA的品种很多，有XILINX的XC系列、TI公司的TPC系列、ALTERA公司的FLEX系列等。FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA

9、功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。2.2 Verilog HDL 概述Verilog HDL是硬件描述语言的一种，用于数字电子逻辑系统设计。它允许设计者用它来进行各种级别的逻辑设计，可以用它进行数字逻辑系统的仿真验证、时序分析、逻辑综合。Verilog HDL硬件描述语言用于算法级、门级到开关级的多种抽象设计层次的数字系统建模，它具有以下描述能力：设计的行为描述、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制，而且定义了语法，对每个语法结构都定义了清晰的模拟、仿真语义

10、。通过以上的介绍，可以看出课题中所用的编程语言、采用的可编程逻辑器件对课题有了基本的了解，下面将对设计的具体方案进行探讨。3 数字频率计的设计原理 本章首先介绍了数字频率计设计的要求和频率测量的工作原理，最后对系统的设计方案进行探讨，综合起来形成数字频率计的设计思路以及原理框图。3.1设计要求（1）控制功能：能测量输入信号的频率，频率范围1HZ8MHZ，波形可以是正弦波，三角波，方波和其他任何有固定频率的信号，信号的幅值0.55V。（2）在EDA软件平台上建立计数器电路的顶层电路文件并完成编译和仿真。（3）根据实验装置上的FPGA芯片选择相应的芯片，然后将这些文件下载到实验装置上运行，操作功能

11、开关,验证设计功能。3.2频率测量 数字频率计是用于测量信号频率的电路。测量信号的频率参数是最常用的测量方法之一。实现频率测量的方法比较多， 在此我们主要介绍三种常用的方法： 时间门限测量法、标准频率比较测量法、等精度测量法。3.2.1时间门限测量法 在一定的时间门限T内，如果测得输入信号的脉冲数为N， 设待测信号的频率为fx，则该信号的频率为改变时间T，则可改变测量频率范围。例如，当T=1s, 则fx=N(Hz)；T=1ms，则fx=N(kHz)。3.2.2标准频率比较测量法用两组计数器在相同的时间门限内同时计数，测得待测信号的脉冲个数为N1、已知的标准频率信号的脉冲个数为N2，设待测信号的

12、频率为fx, 已知的标准频率信号的频率为f0；由于测量时间相同，则可得到如下等式： 从上式可以得出待测频率的公式为标准频率比较测量法对测量时产生的时间门限的精度要求不高，对标准频率信号的频率准确度和频率的稳定度要求较高，标准信号的频率越高，测量的精度就比较高。该方法的测量时间误差与时间门限测量法的相同，可能的最大误差为正负一个待测信号周期，即t=1/fx。3.2.3 等精度测量法等精度测量法的机理是在标准频率比较测量法的基础上改变计数器的计数开始和结束与闸门门限的上升沿和下降沿的严格关系。当闸门门限的上升沿到来时，如果待测量信号的上升沿未到时两组计数器也不计数，只有在待测量信号的上升沿到来时，

13、两组计数器才开始计数；当闸门门限的下降沿到来时，如果待测量信号的一个周期未结束时两组计数器也不停止计数，只有在待测量信号的一个周期结束时两组计数器才停止计数。这样就克服了待测量信号的脉冲周期不完整的问题，其误差只由标准频率信号产生， 与待测量信号的频率无关。最大误差为正负一个标准频率周期，即t=1/f0。3.3方案提出及确定方案一: 采用小规模数字集成电路制作被测信号经过放大整形变换为脉冲信号后加到主控门的输入端，时基信号经控制电路产生闸门信号送至主控门，只有在闸门信号采样期间内输入信号才通过主控门，若时基信号周期为T，进入计数器的输入脉冲数为N，则被信号的测频率其频率F=N/T，其原理方框图

14、如图3-1所示显示译码器计数器闸门整形放大被测信号 逻辑控制 图3-1 方案一测频原理图方案二：采用单片机进行测频控制单片机技术比较成熟，功能也比较强大，被测信号经放大整形后送入测频电路，由单片机对测频电路的输出信号进行处理，得出相应的数据送至显示器显示。原理方框图如图2-2所示。显示单片机测频电路信号整形待测信号晶 振图3-2 单片机测频电路原理图采用这种方案优点是足以地成熟的依赖单片机技术、运算功能较强、软件编程灵活、自由度大、设计成本也较低，缺点是显而易见的，在传统的单片机设计系统中必须使用许多分立元件组成单片机的外围电路，整个系统显得十分复杂，并且单片机的频率不能做得很高，使得测量精度

15、大大降低。方案三：采用现场可编程门阵列(FPGA)为控制核心采用现场可编程门阵列(FPGA)为控制核心，利用Verilog HDL语言编程，下载烧制实现。将所有器件集成在一块芯片上，体积大大减小的同时还提高了稳定性，可实现大规模和超大规模的集成电路，测频测量精度高，测量频率范围大，而且编程灵活、调试方便。本设计采用FPGA器件来实现高速，高精度，连续测频具有很大的优势，它可以解决采用单片机测频中时基频率（标准频率）过低而影响测频精度的缺点。并且可以实现高速，连续测频技术，采用FPGA器件来实现运算可以节省运算时间，缩短每次测频时间，从而可以比较方便的实现连续测频技术。综合上述分析，方案三为本设

16、计测量部分最佳选择方案。3.4系统设计与方案论证数字频率计基本原理是用计数器来计算1S内输入信号周期的个数。如图2-3所示是8位十进制数字频率计的系统方框原理图，当系统正常工作时，脉冲发生器提供的1 Hz的输入信号，经过测频控制信号发生器进行信号的变换，产生计数信号，被测信号通过信号整形电路产生同频率的矩形波，送入计数模块，计数模块对输入的矩形波进行计数，将计数结果送入锁存器中，保证系统可以稳定显示数据，显示译码驱动电路将二进制表示的计数结果转换成相应的能够在七段数码显示管上可以显示的十进制结果。七段数码管显示译码电路输出信号锁存器测频计数模块测频控制信号发生器模块时钟信号闸门信号控制信号清零

17、信号锁存信号被测频率信号图3-3系统方框图3.4.1测频控制信号发生器设计频率测量的基本原理是计算每秒内待测信号的脉冲个数。这就要求TESTCTL的计数使能信号TSTEN能产生一个1S脉宽的周期信号，并对频率计的每个计数器CNT10的ENA使能端进行同步控制。当TETEN高电平时允许计数、低电平时停止计数，并保持其所计的数。在停止计数期间，首先需要一个锁存信号LOAD的上挑沿将计数器在前1S的计数值锁存进锁存器REG中，并由外部的7段译码器译出并稳定显示。设置寄存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存信号之后，必须有一清零信号CLR-CNT对计数器清零，为下一秒钟

18、的计数操作作准备。这样需设计一个测频控制信号发生器，而且它的工作要满足一定的时序关系。为了产生这个时序图，需建立一个由D触发器构成的二分频器，在每次时钟CLK上升沿到来时其值翻转。其中控制信号时钟CLK的频率取1HZ，那么信号TETEN的脉宽恰好为1S，可以用作闸门信号。然后根据测频时的时序要求，可得信号LOAD和CLR-CNT的逻辑描述。在计数完成后，即计数使能信号TETEN在1S的高电平后，利用其反相值的上跳沿产生一个锁存信号LOAD，0.5S后，CLR-CNT产生一个清零信号的上跳沿。3.4.2寄存器设计若已有32位BCD码存在于此模块的输入口，在信号LOAD的上升沿锁存到寄存器的内部，

19、并由寄存器的输出端输出，然后由试验板上的7段译码器译成能在数码管上显示输出的相对应的数值。3.4.3计数器的设计计数器有两种触发方式：同步触发和异步触发。同步触发的优点在于共用一个时钟变量，可以避免芯片中出现多种时钟信号，但缺点在于引用的逻辑门个数较多，模块如果做大了就会引起较大的时延，产生竞争冒险问题。异步触发的优点在于可以很方便用于多个模块的级连而不需要逻辑门的引入，但多时钟变量的引入会占用大量的触发器，造成硬件资源不够用，设计时应避免这种情况的发生。权衡两者的利弊，并进行多次设计实现，最终得出采用同步触发方式，在通过8个十进制计数器级连的方案。该方案从延时和资源的利用出发，对计数器内部采

20、用同步触发方式，在通过8个十进制计数器的级连实现8位频率计的计数功能。之所以选择8位不是4位，是从实际要求和发挥优势的角度出发，既要量程大又要有较高的测量精度，就需要采用多位数码管来显示，而且采用EDA工具可以使设计方便很多，不会引起多数码管造成布线上复杂的麻烦，可以充分展示EDA工具的优势。此十进制计数器的特殊之处是有一个时钟使能输入端ENA，用于锁定计数值。当高电平时计数允许，低电平平时禁止计数。3.5小结本章对数字频率的设计要求进行阐述，由此对频率测量的工作原理进行探讨引申出几个设计的方案，采用的时间门限测量法根据此方法确定了以现场可编程门阵列为控制核心的设计方案，它最为灵活方便。然后得

21、出论述对方案的进行细节方面的论证，产生了设计的原理方框图。但是在设计中有个特别需要注意的地方是：在测频控制信号发生器的设计当中，要对其进行仔细的时序仿真，防止可能产生的毛刺。4 数字频率计的设计先对系统设计的模块一一进行描，然后对数字频率计设计的顶层电路原理图进行了阐述。整个系统共设计了五个模块：分频器模块（DIV2）、测频控制信号发生器模块（TESTCTL）、有时钟使能的计数器模块（8COUNT）、32位锁存器模块（SELTIME）、7段译码器（ENCODE）。4.1功能模块设计4.1.1分频器模块分频器模块“div2.v”。输入信号：CL K 试验平台上的时钟信号。 输出信号：CLKDIV

22、2 输出1HZ标准信号。 逻辑功能：对输入信号频率进行二分频，提供测频控制信号发生器所需的1HZ标准信号。源文件div2.v见附录4.1.2测频控制信号发生器模块测频控制信号发生器模块，文件名为testctl.v。输入信号：CLKDIV2 1HZ标准输入信号。输出信号：TSTEN 计数时能信号； CLR-CNT 计数器清零信号； LOAD 锁存信号。逻辑功能：产生1S脉宽的周期信号，并根据测频需要产生相应的计数器清零信和锁存器的锁存信号。如图源文件为testctl.v见附录仿真波形如图4-1 图4-1测频控制模块波形图4.1.3 32位锁存器模块32位锁存器模块，文件为SELTIME .vhd

23、输入信号：LOAD 锁存器锁存信号DIN0，DIN2，DIN3，DIN4，DIN5，DIN6，DIN7 8个十进制计数器输出的4位BCD码。输出信号：SEL2.0 控制选择信号。 DAUTH3:0 通过选择后输出的BCD码。逻辑功能：当LOAD信号上跳时，将输入的8位BCD码送到输出端，由于接收的是8个计数器的输出信号，因此输入信号是8个4位而不是1个32位。源文件SELTIME .vhd见附录 图形元件与波形如图4-2 图4-2锁存器元件与波形图 4.1.4译码器模块译码器模块，文件为encode.v。输入信号：I3:0 输入4位BCD码。输出信号：a,b,c,d,e,f,g 输出4位BCD

24、码对应的7位二进制码。逻辑功能：将4位BCD码译成能被数码管显示的7位二进制。源文件为encode.v见附录4.1.5十进制计数器模块十进制计数器模块，文件为cnt10.v。输入信号：ENA 输入时钟使能信号； CLR 输入清零信号； CLK 输入时钟触发信号。 输出信号：CQ30 输出BCD码； CARRY-OUT 输出计数器进位信号。逻辑功能：ENA为高电平时计数，CLK为输入时钟变量，CLR为高电平时计数清零，当计数器计到9时，CARRY-OUT为高电平。源文件为cnt10.v见附录图形元件和仿真波形如图4-3图4-3十进制计数器波形与图形元件4.1.6用原理图描述的模块8位十进制计数器

25、模块，文件名8count.gdf。 输入信号：ENA输入时钟使能信号； CLR输入清零信号； CLK输入时钟触发信号。 输出信号：DOUT3.0，DOUT7.4，DOUT11.8，DOUT15.12， DOUT19.16，DOUT23.20，DOUT27.24，DOUT 31.28。 输出8个计数器的计数值（BCD）。 逻辑功能：EDA为高电平时计数，为低电平时保持所计的值，CLK为时钟信号输入。CLR为高电平时计数器清零。原理图文件名问：8count.gdf，原理图和波形如图4-4所示。 图4-4计数器原理图、图形元件与波形图4.2 顶层文件系统设计顶层电路原理图顶层电路原理图如图4-5所示

26、。文件名shuzihz.gdf。输入信号：CLK 用来产生阀门信号的时钟信号； FSIN 被测频率输入信号 。输出信号：a,b,c,d,e,f,g 译码器输出端口。 Sel2.0 数码管控制选择端口。4-5顶层电路原理图4-6顶层电路波形图4.3小结本章主要对数字频率计进行设计，对各个功能模块进行介绍、分析和探讨，最后得到了顶层电路原理图，同时对各个模块和顶层电路模拟仿真，产生波形。在形成顶层电路原理图过程当中，应当注意各个模块图形元件的位置以及他们之间的连线，不然很容易造成编译不成功。5 软件的测试本章进行对于源文件进行编译、模拟仿真、调试，对电路板芯片管脚进行定义，最后下载到FPGA芯片E

27、PF10K30ATI114-3上，对频率进行测试，查看结果。5.1测试的环境MAX+plusII是Altera公司推出各种可编程逻辑器件产品，具有完全集成化的易学、易用的可视化环境，还有具有工业标准EDA工具接口，并且可以运行在多种操作平台上。使MAX+plusII提供了丰富的逻辑功能库、模块库以及参数化的兆功能供设计者使用。它还具有开放核的特点，允许设计人员添加自己的宏功能模块。充分利用这些逻辑功能模块，可大大减少设计工作量。MAX+plusII由设计输入、项目编译、项目检验和器件编程等四部分组成。设计输入主要有文本编辑器、图形编辑器、符号编辑器、波形编辑器以及第三方EDA工具生成的设计网表

28、文件输入等,输入方式不同，生成的设计文件也不同。编译设计项目主要是根据要求设计参数和编译策略，如选定其间、锁定引脚等等，然后对项目进行网表提取、逻辑综合、器件适配，产生报告文件，供分析仿真及编程用。项目检验方法包过功能仿真、模拟仿真和定时分析，编程验证是将仿真后的目标文件编入所选定的Altera可编程逻辑器件中，然后加入实际激励信号进行测试，检查是否达到要求。5.2调试和器件编程将各个模块的源文件程序代码输入文本文件，编译运行项目成功后，把各个模块放在一起形成顶层设计文件，对项目进行逻辑综合，然后将项目的设计结果加载到Altera器件中；成功编译以后，进入到模拟仿真时段，设置好完成时间和网络间

29、距，在列出输入输出信号等等，进行波形编辑在模拟器运行成功；启动定时分析工具，对传播延迟、时序电路性能、建立和保持时间等进行分析顺利后，就可以开始器件编程了。通过利用ByteBlaster电缆与微机并行口相连，接通EL实验箱电源，打开MAX+PLUSII编程器窗口，将器件编程文件调出，确保与电路板顺序相同。设置完成后选择Program按键，对器件链进行编程。6 硬件设计61 EPF10K30ATI144-3 FPGA芯片简介本系统所使用的FPGA芯片为EPF10K30ATI144-3的FLEX系列芯片，其管脚数为144，封装为TQFP，工作电压可选择5V或3.3V，典型可用门数为30,000，最

30、大可用系统门数为69,000，逻辑单元（LEs）为1,728，逻辑阵列块（LABs）为216，嵌入式阵列块（EABs）为6，总的RAM为12,288位，最大用户使用I/O口为246个。62 EPC2配置芯片简介本系统使用的专用配置芯片为EPC2，该芯片数据传输方式为串行传输，与FLEX系列的芯片相接的管脚只有4个，连接相当简单。支持MAX+PLUS II软件平台，能够用MAX+PLUS II自带的编程器进行下载。封装形式有多种：8脚的PDIP封装、20脚的PLCC封装以及32脚的TQFP封装。其存储空间为1,695,680位。能够对FLEX10K、FLEX6000、FLEX8000系列芯片进行

31、配置。支持5V和和3.3V电压，能够在MAX+PLUS II平台下通过BitBlaster、ByteBlaster和ByteBlasterMV电缆进行下载，支持PS及JTAG下载模式。6.3配置模式FPGA有多种配置模式。对于Altera公司的SRAM LUT FPGA器件，FPGA有六种配置模式，这些模式通过FPGA上的两个模式选择引脚MSEL1和MSEL0上设定的电平来决定：（1）专用器件配置模式，如用EPC系列器件进行配置。（2）PS（Passive Serial被动串行）模式：MSEL1=0、MSEL0=0。（3）PPS（Passive parallel Synchronous被动并行

32、同步）模式：MSEL1=1、MSEL0=0。（4）PPA（Passive parallel Asynchronous被动并行异步）模式：MSEL1=1、MSEL0=1。（5）PSA（Passive Serial Asynchronous被动串行异步）模式:MSEL1=1、MSEL0=0。（6）JTAG模式：MSEL1=0、MSEL0=0。6.4下载方式FPGA的配置方式有多种，但总的来说下载方式只有两种：PS下载和JTAG下载方式。这两种方式的硬件电路连接图如图4.1所示。图中只是这两种下载接口电路的介绍，它既可以用JTAG接口下载，也可以用ByteBlaster接口进行下载。不过用JTAG方

33、式是先把数据下载到EPC2器件，EPC2器件再对FPGA进行配置，其实用JTAG方式也可以直接把数据下载到FPGA中，但图中没有画出来，有兴趣可以参考后面的相关参考文献。图中的ByteBlaster接口既可以直接下载到FPGA器件，也可以在配置FPGA的同时把数据下载到EPC2器件中（图中开关要合上）。而在实际应用过程中，并不一不定要这样接，我们可以只选择其中一种下载接口。而在把研究设计转换成产品的时候则一定要用配置芯片，配置芯片在掉电的时候可以保存数据，下次加电的时候数据可以直接从配置芯片中下载到FPGA中。下载电路如图6-1所示。图6-1下载接口原理图本设计对配置器件EPC2采用JTAG下

34、载方式，数据同时下载到EPC2和FPGA中， EPC2对FPGA的配置采用PS（被动串行）模式。6.5硬件电路原理图设计本设计工作电压为5V，对FPGA芯片配置采用PS模式，用ByteBlasterMV电缆进行下载，数码管用动态扫描方式进行显示（可以用静态扫描，此种FPGA有足够的引脚，但程序要变），其硬件电路图如下图所示。54脚接10MHz标准时钟， 55脚接被测信号时钟，63、64、65、67、68、69、70、71脚分别接数码管的A、B、C、D、E、F、G、DP端，用于控制数码管的段选。73、78、79、80、81、82、83、86脚分别接数码管18的公共端（阴极），用于控制数码管的位选

35、。由电路图6-2可以看出用FPGA设计VCCIO电路的外围电路相当简单，设计起来事半功倍。图6-2硬件电路图6.6频率测试系统的测试主要是测试硬件是否能正常工作，软件和硬件是否匹配，是否合乎设计的要求。在频率测试过程中，系统的测量范围系统的精度是两个较重要的指标。系统的测量结果如表6-3序号标准频率F/HZ实际频率Fx/HZF/HZ误差 %122002202000 3 100100004100010000055000499910.026500005000110.002720000019999910.000285000049999730.00069100000099999550.0004图6-3

36、频率测试表通过上个图表我们可以看出对与一般的很低的频率能够比较精确的测量，但是一旦达到几千就产生了比较大的误差，随着测量频率的增大，误差也愈来愈小了 。7 结论及展望7.1结论本次毕业设计实现了设计要求的大部分功能，系统的误差小于1%，精度达到1HZ. 具有以下几个特点：（1）模块化的设计方法，使得它升级和维护都很方便、灵活；（2）设计的频率计体积小，功耗低，稍加修改就可以改变数字频率计测量范围，拥有较高的整体性能和可靠性；（3）造价比较低, 容易生产，具有较好的市场前景。数字频率计是目前精度最高的频率计。在高速时钟随处可见的现代电子系统，有着非常广泛的研究价值。从某种程度上说它是以牺牲时间来

37、换取精确度的，但一般情况下频率计对时间的要求并不高，并且由于电子系统对系统时钟准确度的要求越来越高，因此数字频率计还是有着广泛的应用空间。通过对数字频率计的设计，及仿真，得到了良好的结果，这对硬件的设计和测试提供了很好的依据。本设计在最后做了硬件电路进行最后的硬件测试，能够与现在市面上的频率计的测试结果进行比较，得到更加科学的验证。通过这次毕业设计，锻炼了我严谨认真的学习态度，学到了很多东西，知识和技能都得到了提高，但是也暴露了很多不足的地方，比如说不够仔细和耐心，在设计有个参数设得太大了，检查了很久，感觉没有错误很暴躁结果，多亏同学的帮忙指正。此频率计精度比较高，比较适合于高频信号的频率测量

38、，对于低频信号测量效果不是很好，这点还有待于加强。7.2展望EDA（电子设计自动化）是现代电子设计的趋势，VHDL语言则是EDA设计中最为流利的一种高级语言，要掌握现代电子设计的核心技术，就应该学会VHDL语言。其设计简单，不需要详细知道硬件电路的结构，就可以进行开发。这样可以有更多的人加入到电子行业。其语言通俗易懂，开发容易，从而可以大大缩短产品上市的时间，可以事先用开发软件进行前期仿真，提前发现问题，提前解决问题，投资风险减少，同时由于数字电路都集成在一块芯片上，因此可以大大缩小电子产品的体积。因此从各方面来看，用可编程逻辑器件（FPGA或CPLD）作硬件，用VHDL硬件描述语言作为开发语

39、言，是一种方便快捷、高效、高速、低成本的开发方式。现在ALTERA公司又推出了全新的HRADCOPY技术：通过强化EDA工具的设计能力，在保持FPGA开发优势的前提下，引入ASIC的开发流程，从而对ASIC市场形成直接竞争。也就是利用原有的FPGA开发工具，将成功实现于FPGA器件上的系统通过特定的技术直接向ASIC转化，从而克服传统ASIC设计中普遍存在的问题，并且用HARDCOPY技术设计的ASIC一次性投片的成功率近乎100%，即所谓的FPGA向ASIC的无缝转化。而且用ASIC实现后的系统性能将比以前在HardCopy FPGA上验证的模型提高近50%，而功耗则降低40%。一次性成功率

40、的大幅度提高即意味着设计成本的大幅降低和产品上市速度的大幅提高。因此就其发展趋势看，势必涉及越来越广阔的电子技术及电子设计技术领域。其中包括电子工程、电子信息、通信、航天航空、工业自动化、家电、生物工程等等。而且随着大规模集成电路技术的发展和EDA工具软件功能的不断加强，所涉及的领域还将不断扩大。随着FPGA器件性价比的不断提高，EDA技术将不断地渗透到电子设计的各个领域，逐步进入到家电，高精度仪器仪表，汽车等日常消费行业。下面我对基于FPGA的频率计的设计作一些具体的展望：（1）采用等精度的频率测量技术与已往的测频技术相比，在测量精度上有了大的提高，这样在一些频率测量的场合可以考虑采用本设计

41、方法具有很大的优势。（2）本设计采用了高集成度的FPGA芯片，还具有很大的功能扩展空间，这样有利于等精度频率计的升级，这种升级是完全不需要改板的升级，只须修改FPGA内部的逻辑功能，大大的降低了频率计的二次开发费用。（3）采用FPGA器件来实现高速，高精度，连续测频具有很大的优势，它可以解决采用单片机测频中时基频率（标准频率）过低而影响测频精度的缺点。并且可以实现高速，连续测频技术，采用FPGA器件来实现运算可以节省运算时间，缩短每次测频时间，从而可以比较方便的实现连续测频技术。（4）对于目前提出的高精度定闸门的测频方法，如果采用单片机来实现，存在着一定的缺点，需要采用PC机来实现高速运算。但

42、如果采用FPGA芯片来实现，则会很好的解决这个问题，当然基于FPGA的高精度定闸门的测频方法目前还没有进行设计，这也是我在以后的工作中要做的。（5）现在对高频率信号频率的测量也已经显得越来越重要，怎样提高被测信号的频宽，对高频信号能够进行准确，快速的测量也是衡量一个频率计的一个很重要的参数。在传统的单片机测量技术中，其标准频率只能在几十兆Hz左右，因此很难提高测频频宽。而现在的FPGA器件具有更高的标准频率，而且可以设计宽位、高速的乘法器，这样一来，对于高频信号的频率测量技术提供了一个很好的发展平台。（6）对超高频信号（几百M赫兹几吉赫兹）频率的测量也是目前频率测量的一个难以解决的难题。在本设

43、计的基础上，我们可以提出一个解决的方案。在本设计中，测量的最高频率几百M赫兹，但是我们可以在本设计的基础之上，我们可以采用对被测信号先进行硬件分频，然后再进行测量，然后对测量的数据进行必要的数据处理，这样一来，我们就可以进行几吉赫兹频率的测量。其中存在有两个难题：一是怎样判定被测信号是一个超高频信号以便于启动硬件分频系统；二是怎样实现对被测超高频信号的频率进行还原，然后进行正确的显示。这两个问题在理论上都是可以在FPGA器件上加以实现。但是，怎样进行具体实现这是我们下一阶段要解决的问题。当然，在进行硬件分频时会产生一定得分频误差，这样会影响频率测量精度，这是不可避免的。致 谢在毕业论文定稿之时

44、，四年的大学生活也即将结束。但是，艰辛而快乐的求学之路，也给我留下了很多难以忘怀的记忆。此次毕业设计，我遇到很多问题，通过向老师求教、和同学讨论让我知道真正完成一项设计是不容易的，在巩固专业知识的同时也让我学到了坚持和努力。本次毕业设计在自己的努力，同学的帮助，老师的指点下已全部完成，结果重要，过程也很珍贵，因为好的结果必然得经过一个艰辛的过程，而从这个坚信的过程中我获得了珍贵的经验和教训，仔细认真的总结将对自己是个质的提升。在此，向四年来陪伴我一起走过，给予我帮助和关心的良师益友们，致以最为真挚的谢意！ 首先，我要特别感谢我的毕业论文指导老师。他日里工作繁忙，但在我做毕业设计的每个阶段，都给

45、予了我悉心的指导。在设计过程中经常遇到一些问题，老师都给了我详细的讲解，他无论在理论上还是实践中都给予我很多切实的建议，使我受益匪浅，这对于我以后的工作和学习都有巨大的帮助，感谢他耐心的辅导！同时，也感谢各位授课老师以及实验室的指导老师，在我的成长过程中也都付出了大量的精力，在此一并衷心感谢！参考文献1陈赜、鲁放，CPLD/FPGA与ASIC设计实践教程, 北京:科学出版社出版，19998, 2322682徐志军，大规模可编程逻辑器件及其应用M,成都：电子科技大学出版3李辉,PLD与数字系统设计M,成都：电子科技大学出版,1998,25704杜建国,Verilog HDL硬件描述语言,国防工业

46、出版社,2000,981205赵雅兴,FPGA原理、设计与应用M,天津：天津大学出版社，1999,12166李景华、杜玉远,可编程逻辑器件与EDA技术M,沈阳：东北大学出版社，2002,1581687顾巨峰、周浩洋、朱建华，基于可编程逻辑器件（Lattice）的多功能数字频率计J，2002，66798付家才，EDA原理与应用，化学工业出版社，2001，881009刘宝琴、张芳兰，ALTERA可编程逻辑器件及其应用，北京:清华大学出版社,1995，2013010赵立民，可编程逻辑器件与数字系统，北京:机械工业出版社，2004，10015011胡振华，VHDL与FPGA设计，北京:中国铁道出版社，

47、2003，21025012金西，VHDL与复杂数字系统设计，西安:西安电子科技大学出版社,2003，16018013杨恒，FPGA/VHDL快速工程实践入门与提高，北京:北京航空航天大学出版社，2003，718614 周政新电子设计自动化实践与训练，中国民航出版社，1998，203115荀殿栋，徐志军.数字电路设计实用手册M北京：电子工业出版社，2003，152016王伟.Verilog HDL程序设计与应用M.北京：人民邮电出版社，2005，556817 王兆安.电力电子技术M北京:机械工业出版社，2003，2538Auto-adjusting digital cymometer based

48、 on FPGAAbstract:In the electronics technique, the frequency is one of the most basic parameters, and with many give or get an electric shock three quantity of the diagraph projects, diagraphs all have a very close relation as a result, so the diagraphs of frequency seem to be more important. The de

49、sign is from Verilog HDL language to carry out 8 numerical frequencies of the digital cymometer, and make use of the integration development of the MAX+ PLUSII environment to carry on editor,comprehensive, wave the form imitate really.when it download on a FPGA spare part, the system is credit throu

50、gh the practical circurt measurement.Keywords:Verilog HDL FPGA the cymometer the frequency measurement附 录1.分频器模块module div2(CLK,CLKDIV2);input CLK;output CLKDIV2;reg CLKDIV2;always(posedge CLK)CLKDIV2=CLKDIV2;endmodule2.测频控制信号模块module testct1(CLKDIV2,TSTEN,CLR_CNT,Load);input CLKDIV2;output TSTEN,CL

51、R_CNT,Load;reg CLR_CNT;wire TSTEN,load;reg Div2CLK;always (posedge CLKDIV2)Div2CLK=Div2CLK;always(CLKDIV2 or Div2CLK)if(! CLKDIV2 & ! Div2CLK)CLR_CNT=1;elseCLR_CNT=0;assign Load=Div2CLK;assign TSTEN=Div2CLK;endmodule3.32位锁存器模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;u

52、se ieee.std_logic_arith.all;entity seltime isport(clkl: in std_logic;datain1,datain2,datain3,datain4,datain5,datain6,datain7,datain8:in std_logic_vector(3 downto 0);daout: out std_logic_vector(3 downto 0);sel: out std_logic_vector(2 downto 0);end seltime;architecture fun of seltime issignal count: s

53、td_logic_vector(2 downto 0);beginsel=111)thencount=000;elsecountdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaout=0000;end case;end process;end fun;4.译码器模块module encode (DIN,DOUT);input 3:0 DIN;output 7:1 DOUT;reg7:1 DOUT;always (DIN)case (DIN)4b0000:DOUT =1111110;4b0001:DOUT =0110000;4b0010:DOUT =11011

54、01;4b0011:DOUT =1111001;4b0100:DOUT =0110011;4b0101:DOUT =1011011;4b0110:DOUT =0011111;4b0111:DOUT =1110000;4b1000:DOUT =1111111;4b1001:DOUT =1111011;default:DOUT =0000000;endcaseendmodule5.十进制计数器模块module cnt10(CLK,CLR,ENA,CQ,CARRY_OUT);input CLK,CLR,ENA;output 3:0 CQ;reg 3:0 CQ;output CARRY_OUT;reg CARRY_OUT;always (posedge CLK or posedge CLR)beginif (CLR)CQ=0;else if (ENA)if (CQ=9)beginCQ=0; CARRY_OUT=1;endelsebeginCQ=CQ+1; CARRY_OUT=0;endendendmodule21