功率半导体器件物理与工艺研究课件

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1、 授权发明专利 授权实用新型专利 软件著作权授权发明专利授权发明专利授权发明专利授权发明专利授权发明专利授权发明专利授权发明专利授权实用新型专利授权实用新型专利授权实用新型专利 国基重点项目：高温微电子器件与电路（）国基面上项目：新结构SOI LIGBT器件的基础研究（）863计划：深海磁力仪关键技术研究 863计划：深海长距离大功率能源与图像信息混合传输技术研究 省基面上项目“SOI LIGBT减薄漂移区表面微结构的双极载流子复合寿命(y104599)浙江省科技计划面上工业项目：集成抗ESD RF SOI LIGBT研制(2009C31004)等等 DRT-MC TFSOI LIGBT器件

2、SOI LDMOS/LIGBT with A TGFPTD ESD Robustness of a Novel Anti-ESD TGFPTD SOI LDMOS United Gauss-Pearson-IV Distribution BPL SOI LDMOS新结构及其正向阻断特性 BPL SOI材料制备方法初探 VG RF SOI LIGBT闩锁效应建模与仿真验证 RF SOI LDMOS电路建模 超高压FR版图截面图截止态器件内静电压的高温特性曲线截止态泄漏电流高温特性 Vertical gate and field plate Field stop Lateral breakdown

3、 Middle sourceLateral ChannelCurrent flow crowdVertical breakdownShort channel SOI wafer Doping for n-buffer region Formation of trench gate P-As implantation into drain region p-well implantation p+contact implantation As implantation into n+source region metal deposition and back-etchingnmtBOX380

4、3151 cmeNSOImtSOI 1 STI TEOS spin-coating Etching Phosphorus ions implantation Annealing DTI Oxidation-etching Gate oxidation Poly-Si deposition CMP Oxide deposition Lithography P ions implantation P implantation Annealing As implantation Annealing Lithography B implantation Strip photoresist 15keV

5、20keV Lithography B implantation Strip photoresist 1e17,40,RTA 5e15,50,Lithography As implantation Strip photoresist 40 keV 120 keV Oxide deposition Lithography Ti deposition Al deposition Back-etching of Al and Ti SOI wafer Doping for n-buffer region Formation of trench gate Formation of trench dra

6、in with STI B implantation into anode region P-As implantation into shorted anode region p-well implantation p+contact implantation As implantation into n+source region metal deposition and back-etchingnmtBOX380 3151 cmeNSOImtSOI 1 Lithography P ions 5e13，160keV Striping&rinsing Annealing Etching ox

7、ide Lithography DTI（SSRIE）Striping&rinsing Wet Oxidation Etching Rinsing Gate dry oxidation tOX=40nm RedistributionContinued Poly-Si deposition Step by step etching CMPContinued Field oxide deposition Lithography P ions implantation 1.0e16,100k Striping photo-resist Annealing 30min,950Continued Lith

8、ography Twice B ions implantation 1e14/5e16cm-2,30/50keV Striping photo-resist STI（SSRIE）lithography P implantation Annealing As implantation Striping photo-resist Annealing Lithography B implantation 1e14cm-2 30keV Strip photo-resist Lithography B implantation 5e16cm-2,50keV Strip photo-resist RTA

9、Lithography As implantation 1e16cm-2 120 keV Strip photoresist RTA9502D total current distribution of anti-ESD TGFPTD SOI LDMOS at a positive ESV stimulus at 20ns2D total current distribution of anti-ESD TGFPTD SOI LDMOS at a positive ESV stimulus at 0.8s2D electron ESD current distribution of the p

10、roposed anti-ESD TGFPTD SOI LDMOS at time of 10ns2D hole ESD current distribution of the proposed anti-ESD TGFPTD SOI LDMOS at time of 500ns 断态通态 工艺仿真工具 工艺流程设计及仿真 仿真结果分析 顶层硅膜BOX硅衬底 SOI材料结构初始化 膜厚1.4m浓度埋氧层1.25 m(a)氧化、氮化、旋涂光刻胶(b)曝光、RIE刻蚀(c)去除光刻胶，热氧化(d)HDPCVD二氧化硅(e)CMP 900，10nmLPCVD,80nm110010nm 缓冲区浓度分布

11、 涂胶1.5m、光刻注磷:剂量 能量120keV 去胶、去氮化层、去表面氧化层退火：1100 氮气气氛 40min13-25.5 10 cm涂胶、光刻注硼：剂量 能量120keV去胶退火：1000 25min P-Well掺杂分布 13-23.0 10 cm13-23.0 10 cm涂胶、光刻注硼：剂量 能量40keV去胶RTA P+阳极区和P-Well欧姆接触区掺杂分布 15-21.0 10 cm去氧化层淀积氧化层涂胶光刻刻蚀裸漏氧化层去胶 场氧形成 1000干氧氧化载3%HCl，40nm注硼：剂量 能量20keV 斜角7o 栅氧的形成与阈值电压调整注入 12-21.0 10 cmLPCVD

12、0.2m涂胶光刻刻蚀氧化层 多晶硅淀积 涂胶光刻注砷：剂量 能量50keVRTA16-21.5 10 cm涂胶光刻刻蚀多晶硅去胶淀积氧化硅涂胶光刻刻蚀氧化硅去胶淀积钛，50nm钛硅化：600，1min腐蚀钛淀积铝，500nm涂胶光刻刻蚀铝图53 器件表面横向净掺杂浓度分布 横坐标为1.8m处的纵向掺杂分布 电学参数目标值仿真值阈值电压1.02.0V1.5V击穿电压100V122.4V通态电流密度90A/cm6200A/cm抗ESD钳位电压1020V11.05V通态压降5V2V通态闩锁电压(栅压 3.0V)20V57V表3 SOI LIGBT电学参数仿真结果 器件单元版图设计 布局布线 版图优化

13、 版图后仿真 0.5m BCD工艺版图设计规则 版图层次定义 版图设计方法设定版图设计环境参照预仿真的器件结构，遵循上述版图设计规则，依次设计不同层次和区域的版图ekj SOI LIGBT器件单元版图总图 管芯整体布局布线图 器件单元的个数为1221个通态电流可达2.56A 改进后1188个2.5A个 SOI LIGBT器件单元梯形版图 梯形器件单元版图的整体布局-20246810121416-2.0 x10-50.02.0 x10-54.0 x10-56.0 x10-58.0 x10-51.0 x10-41.2x10-41.4x10-41.6x10-4 Anode Current(A)Ano

14、de Voltage(V)previous post 前仿真与后仿真输出特性对比-100102030405060708090100110-0.0010.0000.0010.0020.0030.0040.0050.006 Anode Current(A)Anode Int.Voltage(V)previous post闩锁曲线对比图 0.05.0 x10-81.0 x10-71.5x10-72.0 x10-72.5x10-73.0 x10-73.5x10-74.0 x10-70.02.0 x10-64.0 x10-66.0 x10-68.0 x10-61.0 x10-51.2x10-51.4x1

15、0-51.6x10-51.8x10-52.0 x10-5 Anode Current(A)Transient time(s)before after 关断特性对比 01224)()()(bzbzbzhazdzzdhRRRRRR4,1114,2224,3334.038517 1 0.21 6.50.01240.435010,0.5,1.009617,2 0.4,2 13,0.0495,0.24004.487016 3 0.6 3 19.50.11140.085pppNeaMmNeaMNeaMmaM2 122mmaMM444212pppDDmmNa45 11pDe 441gpgggpD Nf zD

16、H zG zRNf zR H zDD44pgpgDDDRazazNzHmparctanexp1)(24 5m Related parameters图62 BPL SOI LDMOS器件截面结构思想 图63 工艺仿真BPL SOI LDMOS器件截面结构 图64 工艺仿真常规SOI LDMOS器件截面结构 图65 正向阻断特性曲线仿真结果 常规SOI LDMOS器件击穿态二维电场分布 BPL SOI LDMOS器件击穿态二维电场分布 高压版本横向纵向温度场分布漏极电流与热特性比较击穿状态二维电场分布与击穿电流矢量分布 击穿特性TCAD仿真结果 器件截面结构TCAD工艺仿真结果 集成抗ESD BP

17、L SOI LIGBT器件思想 对于SOI横向高压功率器件，为了提高器件的耐压水平和浪涌能力，通常需要形成具有阶梯型或缓变形逆向杂质浓度分布的隐埋p型层(BPL)。利用硼的固溶度较大，铝的扩散系数较大，镓扩散系数和固溶度居中的特点，可在硅的表面形成高浓度的硼掺杂区，体内形成镓铝杂质的相对平滑的缓变杂质浓度分布区，最终形成缓变型的浓度分布。这种杂质浓度分布结构可以用硼镓铝在硅晶圆中长时间的高温扩散来完成。然后去除热扩散掺杂过程中形成的硅晶圆表面氧化层，接着将其(称为A片)与另一片未经P型掺杂的初始硅晶圆(称为B片)进行高温热氧化，在硅晶圆正表面制备一薄层高质量的热氧化层。之后，将A片翻转过来与B

18、片基底键合，最后经过磨片与抛光制作成所需要的BPL SOI晶圆。研究了硼镓铝在高温长时间扩散下的杂质浓度分布规律，建立了浓度分布模型：201,(,)exp42AlAlAlBGaAl Aly xC y tCx tdxDttD t1100硼铝镓高温扩散的杂质浓度分布总图 VG RF SOI LIGBT器件结构的TCAD工艺仿真结果 式(8.7)-(8.13)为所建立的闩锁电流模型(a)完整伏安特性曲线 (b)snap-back局部放大零栅源电压下VG SOI LIGBT伏安特性的TCAD仿真结果 近临界闩锁态闩锁电流密度二维分布 近临界闩锁态VT被触发导通 Buried P LayerForwar

19、d block characteristics improvedAnti-ESD designAlleviate the effect of self-heating2D distribution of impact ionization rate in forward breakdown stateEllipse regionImpact ionization center2D distributions of electric field and breakdown current in forward breakdown stateEllipse regionelectric peak

20、positionThe yellow ellipse region the critical breakdown electric field is the lowest2D potential distribution in forward breakdown stateLateral potential distribution at different vertical position in forward breakdown stateVertical potential distribution at different lateral position in forward br

21、eakdown stateInfluence of Si thickness on thermal resistance Influence of BOX thickness on thermal resistance CgdoRgdoLgCgsoCpgRgsRgCgRsLsM1M2CdRdCdsCpdLdRdsCdsoGSDSOI LDMOS基于物理的分支紧凑电路模型 f req(10.00M Hz t o 10.00G Hz)S(1,1)5.000E80.453/-52.650m 1S(2,2)5.100E80.955/-14.623m 2m 1f req=S(1,1)=0.453/-52

22、.650i m pedance=Z0*(1.213-j 1.098)500.0M H zm 2f req=S(2,2)=0.955/-14.623i m pedance=Z0*(1.387-j 7.543)510.0M H z350.0M400.0M450.0M500.0M550.0M600.0M650.0M700.0M750.0M300.0M800.0M-30-20-100-4010R Ffreq Transducer Power G ai n,dB460.M480.M500.M520.M540.M440.M560.M68101214416R Ff req Transducer Pow er

23、 G ai n,dB460.M470.M480.M490.M500.M510.M520.M530.M540.M450.M550.M204060080R Ffreq PAE,%500.M1.00G1.50G2.00G0.0002.50G-100-500-15050 R eadoutm 2O ut put Spect rum,dBmm 2i ndep(m 2)=vs(Spect rum m 1,:,freq m 1,:)=25.3005.000E8400500600700300800501001502002500300f req,M HzVSW R2W1W2S1S2Vr101096101132510613851111450 极大116139512113201011111420106111136015109610613801111450 极大1161400121132020109610613801111455 极大1161410121134020159610613801111455 极大11614121211350