大学学士学位论文基于DDS的数字移相信号发生器

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1、xx大学学士学位论文基于DDS的数字移相信号发生器摘要频率源是雷达、通信、电子对抗与电子系统实现高性能指标的关键，很多现代电子设备和系统的功能都直接依赖于所用频率源的性能，因此频率源被人们喻为众多电子系统的“心脏”。而当今高性能的频率源均通过直接数字频率合成(DDS)技术来实现。直接数字式频率合成技术DDS(Direct Digital Synthesis)是新一代的频率合成技术，它采用数字控制信号的相位增量技术，具有频率分辨率高，频率切换快，频率切换时相位连续和相位噪声低以及全数字化易于集成等优点。本文首先对信号发生器以及DDS的发展和现状进行了归纳叙述。其次对DDS的原理及其输出信号的性能

2、进行了分析。再次通过对系统的分析，总结归纳出了系统的硬件结构，硬件主要由FPGA芯片、数模转换电路、幅度调节电路、功率放大电路和输入、显示电路组成。采用FPGA实现了正弦信号发生器，信号发生器主要由累加器和ROM查询表组成，可由频率和相位控制字使信号发生器的输出改变。最后完成了软件和硬件的设计和调试，对实验样机进行了测试，结果显示的数据基本能够达到输出频率变化范围在4.992kHz1272.96kHz，输出幅度为1.8V2.1V的设计要求。关键词 直接数字频率合成器；信号发生器；现场可编程门阵列Digital Phase Shifter Signal Generator Base on DDS

3、AbstractThe frequency source is the radar, the correspondence，the electronic countermeasure and the electronic system realization high performance target key, the very many modem electronic installation and the system function all directly relies on in uses the frequency source the performance，there

4、fore the frequency source is explained by the people for the multitudinous electronic system” the heart”But the high performance frequency source realizes now through the direct digital frequency synthesizes(DDS).Direct digital synthesizing is a new frequency synthesizing technology, which adopts ph

5、ase increment controled by digital. It has so many virtues such as high frequency resolving, fast frequency switching ability, continuous phase, low phase noise and integration easily for its digital operation.This article first DDS signal generator, as well as the development and summarized descrip

6、tion of the status quo. Second, the principle of the DDS output signal and its performance analyzed. Again through the system analysis, a summary of the system's hardware architecture, hardware mainly by the FPGA chip, digital-to-analog conversion circuit, the rate adjustment circuit, power ampl

7、ifier circuit and input, display circuit. The use of FPGA realization of a sinusoidal signal generator, signal generator by the accumulator and ROM look-up table composed by the word frequency and phase control signal generator so that the output change. Finally completed the hardware and software d

8、esign and debugging of the experimental prototype has been tested, the data the results showed shows that it is able to meet the design requirements of frequency range between 4.992kHz and 1272.96kHz and output range between 1.8V and 2.1V.Keywords DDS；Signal Generating；FPGA不要删除行尾的分节符，此行不会被打印- II -目录

9、摘要IAbstractII第1章 绪论11.1 信号发生器技术11.2 频率合成技术21.2.1 频率合成技术概述21.2.2 频率合成技术的发展21.2.3 DDS研究现状及意义31.3 FPGA在DDS技术实现41.4 论文主要研究内容5第2章 DDS技术62.1 DDS频率合成的原理与结构62.1.1 DDS的基本原理62.1.2 DDS的结构72.1.3 DDS的工作特点92.2 DDS的频谱分析92.3 DDS的杂散特性分析102.3.1 相位截断产生的杂散102.3.2 幅度量化产生的杂散122.3.3 DAC转换误差产生的杂散122.3.4 其他噪声源带来的杂散132.4 DDS

10、的优点和不足132.5 本章小结14第3章 信号发生器系统的硬件设计153.1 系统硬件总体设计153.2 FPGA芯片153.3 数模转换电路173.4 幅度调节电路193.5 功率放大电路193.6 时钟电路213.7 电源电路213.8 键盘输入电路223.9 LED显示电路233.10 电路抗干扰措施243.11 本章小结25第4章 基于FPGA的系统实现及测试264.1 FPGA的总体设计264.2 FPGA的模块284.3 FPGA的编辑及下载334.4 系统的测试344.4.1 时序仿真344.4.2 嵌入式逻辑分析仪的使用344.4.3 硬件的测试354.5 本章小结35结论3

11、7致谢38参考文献39附录A41附录B46附录C51千万不要删除行尾的分节符，此行不会被打印。在目录上点右键“更新域”，然后“更新整个目录”。打印前，不要忘记把上面“Abstract”这一行后加一空行- IV -第1章 绪论1.1 信号发生器技术信号发生器作为一种常用的信号源，在现代通信领域和测量领域得到广泛的应用，例如：电子测量、产品检修以及各种电类实验室等。信号发生器的种类繁多，如：脉冲信号发生器、函数信号发生器、扫频信号发生器等，这些信号发生器的主要功能是为待测器件或设备提供不同频率、不同波形的电压、电流信号，例如：正弦波、方波、三角波、锯齿波等1。信号发生器是一种最悠久的测量仪器，早在

12、20年代电子设备刚出现时它就产生了。随着通讯和雷达技术的发展，40年代出现了主要用于测试各种接收标准的信号发生器，使信号发生器从定性分析的测试仪器发展成定量分析的仪器。同时还出现了可用来测量脉冲电路或用作脉冲调制器的脉冲信号发生器。由于早期的信号发生器机械结构比较复杂，功率比较大，因此发展速度比较慢。直到1964年才出现第一台全晶体管的信号发生器。自60年代以来信号发生器有了迅速的发展，出现了函数发生器，这个时候的信号发生器多采用模拟电子技术，由分立元件或模拟集成电路构成，其结构复杂，且仅能产生正弦波、方波、锯齿波和三角波等几种简单波形，由于模拟电路的漂移较大，使其输出的波形的幅度稳定性差，而

13、且模拟器件构成的电路存在着尺寸大、价格贵、功耗大等缺点，并且要产生较为复杂的信号波电路结构非常复杂。自从70年代微处理器的出现以后，利用微处理器、模数转换器和数模转换器使信号发生器的功能扩大，能够产生比较复杂的波形。这时期的信号发生器多以软件为主，实质是采用微处理器对DAC的程序控制，就可以得到各种简单的波形。软件控制波形的一个最大缺点就是输出波形的频率低，这主要是由CPU的工作速度决定的，如果想提高频率可以改进软件程序减少其执行周期时间或提高CPU的时钟周期，但这些办法是有限度的，根本的办法还是要改进硬件电路2。随着现代电子、计算机和信号处理等技术的发展，极大促进了数字化技术在电子测量仪器中

14、的应用，使原有的模拟信号处理逐步被数字信号处理所代替，从而扩充了仪器信号的处理能力，提高了信号测量的准确度、精度和变换速度。克服了模拟信号处理的诸多缺点，数字信号发生器随之发展起来，目前信号发生器的基础就是直接数字合成技术，用高速存储器做查询表，通过数字形式存入的波形，由高速数模转换器产生所需要的波形。如今，随着百万门以上的大规模可编程逻辑器件的陆续面世，以及嵌入式处理器软核的成熟，使得SOPC(system on a programmable chip)步入大规模应用阶段，在一片FPGA上实现一个完备的数字处理系统已成为可能。而随着单片机技术的成熟和ARM(Advanced RISC Mac

15、hines)处理器技术的发展，为数字信号发生器的设计又多了一种实现方式。目前，数字信号发生器的设计主要有以下两种方式。第一种方式是采用微处理器加专用信号发生器芯片(如：MAX038、AD9854等)。如文献2便是采用这种设计方式。该设计主要采用ARM7TDMI处理器芯片S3C4510B和MAX038(高频函数发生器)芯片组成。该系统实现的输出波形频率在l0Hz10MHz之间，频率偏低且输出波形频率不易数控调节。这些问题的产生主要是由MAX038芯片引起的。MAX038的输出频率范围在0.1Hz20MHz之间，这样就限制了产生波形的输出频率，另外MAX038芯片是一个压控芯片，即频率的变换需要通

16、过调节电压实现，不易数控调频。以上存在的问题都需解决。第二种方式是基于FPGA的SOPC片上可编程嵌入式系统方式。该方式即在一片FPGA芯片中嵌入一个软核处理器，再用VHDL硬件描述语言设计出DDS和必需的外围电路，将其封装成IP核的形式，然后将其与软核处理器一起集中在FPGA芯片中，实现SOPC片上可编程嵌入式系统。目前的数字信号发生器的设计大多朝着这一设计理念发展。1.2 频率合成技术1.2.1 频率合成技术概述频率合成技术指的是由一个或者多个具有高稳定度和高精确度的频率参考源，通过在频率域中的线性运算得到具有同样稳定度和精确度的大量的离散频率的技术。完成这一功能的装置被称为频率合成器。频

17、率合成信号发生器是教学实验及各种电子测量技术中很重要的一种信号源，频率合成器应用范围非常广泛，特别是在通信系统、雷达系统中，频率合成器起了极其重要的作用。随着电子技术的不断发展。频率合成器的应用范围也越来越广泛，对信号源的性能要求也越来越高，要求信号源的频率稳定度、准确度及分辨率要高，以适应各种高精度的测量，为了满足这种高的要求，各国都在研制一种频率合成信号源，这种信号源一般都是由一个高稳定度和高准确度的标准参考频率源，采用锁相技术产生千百万个具有同一稳定度和准确度的频率信号源，为了达到高的分辨率往往要采用多个锁相环和小数分频技术。1.2.2 频率合成技术的发展频率合成技术起源于上世纪30年代

18、，其发展迅速，至今已经历了三代频率合成器。第一代是直接式模拟频率合成器，直接式模拟频率合成器是最先出现的一种合成器类型的频率信号源。这种频率合成器的原理简单，易于实现。直接模拟式合成是由一个高稳定、高纯度的晶体参考频率源，通过倍频器、分频器、混频器，对频率进行加、减、乘、除运算，得到各种所需频率。其主要优点是频率转换时间短，并能产生任意小的频率增量。但频率范围受到限制，不能实现单片集成，并且输出端的谐波、噪声及寄生频率难以控制，因此逐渐被后来的锁相式频率合成器、直接数字式频率合成器所取代。第二代是锁相式频率合成器，锁相式频率合成是采用锁相环(PLL)进行频率合成的一种频率合成器。主要由鉴相器、

19、分频器、压控振荡器和滤波器组成。通过改变不同的分频比实现不同的频率输出。因该技术具有相噪低，杂散抑制好，输出频率高，体积小，价格便宜等优点至今仍在频率合成领域占有重要地位。但频率改变时的稳定时间较长，不适合于频率快速变化的场合下使用。第三代直接数字频率合成器，随着数字信号处理和微电子技术的发展，频率合成领域在70年代诞生了一种革命性的频率合成技术，那就是直接数字频率合成技术(DDS或DDFS )，它的出现标志着第三代频率合成技术的出现。1971年，J.T'ierney和C.M.Tader等人第一次完整地提出了DDS概念：根据采样定理，利用全数字的方法产生与频率相对应的线性正弦波相位系列

20、，并将它转化为幅度系列，再经D/A转换和低通滤波后得到所需要的特定频率的模拟正弦波。直接数字频率合成器是一种新型的频率合成技术，具有如下优点：1.频率分辨率高，输出频点多；2.频率切换速度快，可达us量级；3.频率切换时相位连续；4.可以输出宽带正交信号；5.输出相位噪声低；6.可以产生任意波形；7.全数字化实现，便于集成，体积小，重量轻。这些性能特点有些是直接模拟合成器和锁相式频率合成器所不具备的，使得直接频率合成器在高速通信系统中得以广泛应用。1.2.3 DDS研究现状及意义由于DDS具有其他合成技术不具备的优点，短短的几十年内，随着理论的不断完善和集成电路的技术发展，DDS走向工业应用和

21、商品化。国外由于对DDS研究较早，产生了一系列性能优越的单DDS芯片，如STANFORD TELCOMMUNICATION的STEL系列单片产品；ADI公司的AD系列等单片产品；QUALCOMM公司的Q2230等系列；DDS技术也得到了广泛的应用，如HP8791型任意波形频率合成器以DDS为核心电路，它的输出频率范围0.0518GHz，频率分辨率为0.125Hz，频率转换时间小于100ns，内含调制电路，覆盖带宽10MHz3GHz。为了提高DDS输出频率，一方面结合其它的频率合成方法来扩展输出频率，最常用且最有效的是DDS+PLL组合式频率合成器，这种方法结合了两个合成方法的优点，这也是频率合

22、成器发展的一个方向；另一方面利用先进的技术不断提高DDS芯片本身的工作频率。目前，国内的DDS设计都是基于ROM查表实现的。其工作速度主要受ROM和DAC的限制，使得DDS输出最高频率有限。其中由于ROM是存储波形的模块，其容量由相位输入和幅度输出的位宽大小决定。位宽越大，精度越高，ROM的容量就大。大容量的ROM不但面积大，功耗大，不易大规模集成化，且转换速度也受到限制。因此有必要提出一种新颖的数字频率合成方式来满足其对DDS的更高性能指标的要求。一种选择是压缩ROM大小，另一种选择是用计算法取代ROM，称为ROM-LESS设计方法。ROM-LESS设计方法在早期的DDS设计中受到限制，随着

23、微电子技术的发展，现在已经成为实现DDS设计的主要方法之一，这种方法主要利用函数近似计算方式实现相幅转换，主要有CORDIC算法，多项式插值法等，其中多项式插值法由于算法简单，便于实现高速，低功耗的DDS设计，被广泛研究。自从DDS技术诞生以来，发达国家一直没有放弃该技术及其应用的研究，出现了一序列高性能的产品。我国对DDS的研究相对较晚，研究实现高速，高精度的DDS存在大量的困难。特别是在ROM-LESS的DDS设计。因此，ROM-LESS的DDS设计方法的研究很有必要，并将得以广泛的发展。1.3 FPGA在DDS技术实现近年来现场可编程门阵列(FGPA)技术得到了迅速的发展和广泛的应用，其

24、资源容量、工作频率以及集成度都得到了极大的提高，使得利用FPGA实现某些专用数字集成电路得到了大家的关注，而基于FPGA实现的直接数字频率合成器则更具其优点，有着灵活的接口和控制方式、较短的转换时间、较宽的带宽、以及相位连续变化和频率分辨率较高等优点，其也为设计者在此基础之上实现电路集成提供了另一种方法。FPGA在DDS技术实现中的应用对于DDS系统数字部分的设计，首先会遇到在FPGA设计中非常典型的跨时钟传输的问题，单片机的输出时钟是ps级的，而FPGA中的数字系统却是ns级的，传输速度的匹配直接影响到了输入控制字的稳定。这里采用的是不同时钟区域，单独构造原理图功能模块的方法。将高速的DDS

25、模块单独生成原理图，将低速的单片机接口模块生成另外一个原理图，再将两个原理图重新建立工程，这样就优化功能解决了跨时钟问题。在整个DDS系统数字部分中，最关键的就是相位累加器的设计。相位累加器设计的好坏将直接影响到整个系统的性能。在设计上可以把输出数据作为另一路输入数据和从处理器传过来的频率控制字连续相加，产生有规律的相位地址码。对它的设计采用流水线的操作方式，从而提高了加法器的效率。RAM块通过高性能的输入存储模块，这样既节省了FPGA中的逻辑单元，又利用了FPGA的只能用于生成存储模块的RAM块，并提高了性能。FPGA内部功能都是用Verilog语言实现。目前的FPGA技术得到了极大的扩展，

26、资源容量和工作频率都有了很大的提高，市场中Xilinx和Altera公司的FPGA芯片都是很好的选择。而且其都支持主流的硬件编程语言VHDL和Verilog。设计中的DDS电路采用VHDL硬件描述语言来实现，采用VHDL语言设计的模块以后可以方便的进行修改、扩展和移植到不同的FPGA芯片中3。采用FPGA设计，首先其输入、输出接口方案都需要仔细考虑好，确定其输入和输出的数据量和控制量、位数、I/O位置等，以及和外围电路的接口及控制时序、控制方式等。在FPGA中实现ROM表的资源是有限的，并且ROM表的大小随着地址位数和数据位数的增加成指数递增关系，因此在满足采样信号性能的前提条件下，如何减少资

27、源的开销就是一个重要的问题。在FPGA中，相位累加器和相位调制器都可通过加法器来实现。在用FPGA设计的过程中，整个流程都采用系统时钟clk产生和控制，所以其各个部分的时序和同步性需要认真对待，还有考虑到加法器以及乘法器等对资源的使用情况，进位链或流水线技术都可以考虑进行利用。采用FPGA设计实现DDS电路的可行性和可靠性，也更为灵活，可根据需要进行接口和控制方式的修改，只要改变FPGA中ROM表的数据，DDS电路就可以产生任意的波形。采用FPGA设计实现还具有相对较宽的带宽、频率转换时间较短、相位连续变化、频率分辨率高等优点。而且FPGA芯片支持系统现场修改和调试，性能也基本能满足绝大多数系

28、统的使用要求，所以，将DDS设计嵌入到FPGA芯片所构成的系统中，将使系统具有很高的性价比。1.4 论文主要研究内容本文主要的研究内容是设计一个基于DDS的数字移相信号发生器。结合DDS的基本原理和FPGA的结构及特点，设计的系统由FPGA芯片，数模转换器，幅度调节电路，功率放大电路和输入、显示电路组成。文中详细的阐述了硬件电路的结构以及功能。其中的采用芯片FPGA实现正弦信号发生器的功能。最后对设计结果进行了测试。第2章 DDS技术2.1 DDS频率合成的原理与结构直接数字式频率合成技术(DDS)是近年来随着数字集成电路和计算机的发展而迅速发展起来的一种新的频率合成技术。DDS一般由相位累加

29、器、波形存储器、数模转换器及低通滤波器组成，其基本原理就是将波形数据先存储起来，然后在频率控制字K的作用下，通过相位累加器从存储器中读出波形数据，最后经过数模转换和低通滤波后输出频率合成。这种频率合成方法可以获得高精度频率和相位分辨率、快速频率转换时间和低相位噪声的频率信号，而且结构简单集成度高。2.1.1 DDS的基本原理直接数字频率合成技术是从相位概念出发，直接对参考正弦信号进行抽样，得到不同的相位，通过数字计算技术产生对应的电压幅度，最后滤波平滑输出所需频率。下面，通过从相位出发的正弦函数产生描述DDS的概念。因为是周期信号，所以正弦信号的相位值和幅度值之间具有一一对应的关系。这种关系可

30、以通过一片存有查询表的ROM很容易地实现，该查询表的地址线对应相位信息，数据线对应幅度信息。所以，对正弦信号沿相位轴方向等间隔取样，就得到该信号的抽样序列，并将取样值用二进制数表示。改变频率控制字时，相位增量发生变化，取样值的周期随之而变，从而合成所需频率。抽样序列通过数模转换器形成量化的正弦波，最后通过滤波器平滑，生成标准的正弦波。DDS的原理框图如图 2-1 所示。框图中的电路，除了滤波器外，全用数字集成电路实现，其中关键的问题是使相位增量与参考时钟精确地同步。图2-1 DDS的原理框图图2-1中，为参考时钟频率，=1/；为输出频率，=1/；K为频率控制字，N为相位累加器的字长，m为ROM

31、地址线位数，M为ROM数据线位数，即DAC的位数。DDS的数学模型可归结为；在每一个时钟周期内，频率控制字K(Frequency Control Words)与N比特相位累加器累加一次，并同时对取模运算，得到的和(以N位二进制数表示)作为相位值，以二进制代码的形式去查询正弦函数表ROM，将相位信息转变成相应的数字量化正弦幅度值，ROM 输出的数字正弦波序列再经数模转换器转变为阶梯模拟信号，最后通过低通滤波器平滑后得到一个纯净的正弦模拟信号。当DDS中的相位累加器计数大于时，累加器自动溢出最高位，保留后面的N比特数字于累加器中，即相当于做模余运算。可以看出：该相位累加器平均每/K个时钟周期溢出一

32、次4。可见K和时钟频率共同决定着DDS输出信号的频率值，它们之间的关系满足：=K/ （21）当K=1时，DDS为最小频率输出，则DDS的最小频率分辨率可达：=1/ （22）由式（22）可知，DDS相当于一个小数分频器。最小频率分辨率是频率控制字最低位为“1”，其余位均为“0”时DDS的输出频率，只要N足够大，即累加器有足够的长度，总能得到所需的频率分辨率，实际使用中计算出的K值很难为整数，因此不可避免地将会存在一定的频率误差5。由于ROM表的规模有限，相位累加器一般仅取高位作为寻址地址送入正弦查询表获得波形幅度值。正弦查询表中以二进制数形式存入用系统时钟对正弦信号进行采样所得的样值点，可见只需

33、改变查询表内容就可实现不同的波形输出。2.1.2 DDS的结构DDS的基本结构包括相位累加器(PD)、正弦查询表(ROM)、数模转换器(DAC)和低通滤波器(LPF)，其中DDS从频率寄存器开始到波形存储表的数字部分通常也可称作数控振荡器(NCO-Numerical Control Oscillator)。模块NCO实现由数字频率值输入生成相应频率的数字波形，其工作过程为：1.确定频率控制字K；2.在时钟脉冲的控制下，该频率控制字累加至相位累加器生成实时数字相位值；3.将相位值寻址ROM转换成正弦表中相应的数字幅码。模块DAC实现将NCO产生的数字幅度值高速且线性地转变为模拟幅度值，DDS产生

34、的混叠干扰由DAC之后的低通滤波器滤除。1.相位累加器(PD)相位累加器是DDS最基本的组成部分，用于实现相位的累加并存储其累加结果。若当前相位累加器的值为，经过一个时钟周期后变为，则满足： =+K （23）由式（23）可见，为一等差数列，不难得出：=nK+ （24）其中为相位累加器的初始相位值。相位累加器的基本结构如图 2-2 所示，它由一个N-bits加法器和一个N-bits寄存器构成，寄存器通常采用N个D触发器来构成。图2-2 相位累加器的基本结构2.正弦查询表(ROM)DDS查询表所存储的数据是每一个相位所对应的二进制数字正弦幅值，在每一个时钟周期内，相位累加器输出序列的高m位对其进行

35、寻址，最后的输出为该相位相对应的二进制正弦幅值序列。可以看出，ROM的存储量为比特，其中m为相位累加器的输出位数，M为ROM的输出位数。若m=12，M=8，可以算出ROM的容量为32768bit。虽然在一块DDS芯片中集成大的ROM存储量，可以提高输出信号的精度和无杂散动态范围，但会使成本提高，功耗增大，且可靠性下降，所以就有了许多压缩ROM容量的方法。而且，容量压缩还可以使我们使用更大的m和M值，进而使DDS的杂散性能获得提高。3.数模转换器(DAC)数模转换器的作用是将数字形式的波形幅值转换成所要求合成频率的模拟形式信号。DAC有电压和电流输出两种，其输出的信号并不能真正连续可变，而是以其

36、绝对分辨率为最小单位的，所以其输出实际上是一个阶梯模拟信号。现在，一些器件厂家如美国的AD公司，都在DDS器件的芯片内部集成了DAC，这种结构称为Complete-DDS，大大简化了DDS的系统设计。2.1.3 DDS的工作特点DDS的原理使其具备了以下优良的工作特点：1.频率分辨率高如前所述，DDS的分辨率在固定时，取决于相位累加器的位数N，只要N取足够大，理论上可以获得相应的频率分辨精度，这在传统的频率合成方法上是难以实现的。2.频率变化速度快在DDS中，一个频率的建立时间通常取决于滤波器的带宽。其影响因素有内部数控振荡器内的工艺结构、数模变换及其它可能的信号处理步骤产生的时延，其中数字信

37、号处理部分的时延与时钟周期相关。由于DDS中无须相位反馈控制，因而频率建立及切换快并且与频率分辨率、频谱纯度相互独立。3.易于实现各种数字调制由于DDS信号的频率、相位、幅度均可由数字信号控制，所以可以通过预置内部相位累加器的初始值来精确控制输出信号，调幅时直接在ROM表输出端对幅度进行控制，调相时在相位累加器输出端直接加上调制信号即可，调频可通过频率控制字进行，在进行CHIRP调制时，也只需在频率控制字前再加一个累加器即可。同时，DDS也非常易于实现如PSK、FSK等高精度的数字调制和正交调制。4.集成度高DDS中除了滤波器以外，几乎所有的部件都属于数字信号处理部件，系统易于集成，功耗低，体

38、积小，重量轻6。2.2 DDS的频谱分析在分析DDS的噪声特性之前，我们先给出DDS的理想输出频谱。理想状态时的DDS应满足以下三个条件：1.相位累加器输出的用于对正弦查询表ROM寻址的相位值没有经过舍位，即 B= N-M =0；2.正弦查询表ROM中所存储的量化正弦幅度值用无限长的二进制代码来表示；3.DAC的分辨率无穷大，并且DAC具有理想的数模转换特性7。理想的DDS在频率合成过程中不存在相位截断误差、幅度量化误差和DAC误差，此时，整个DDS相当于一个理想的采样保持电路，其中NCO相当于一个理想采样器，DAC则相当于一个理想保持电路，其系统冲激响应为： （25）因为输入正弦信号sin(

39、2)的频谱分布是在和两个频率点上的冲激，在经过采样之后所得到的频谱是以采样频率为周期的原信号频谱的周期重复。根据Nyquist采样定理，采样频率必须大于两倍的被采样信号频率，这样才不会发生混叠现象而无法恢复原信号，DDS的最高输出频率应小于/2。在实际中，由于镜象频率的存在，为了保证输出频率和镜象频率可以有效地分开，DDS的输出一般只能等于的30%-40%。因此，在采样频率大于两倍的被采样信号带宽时，在/2, /2频带内并没有引入新的频率点。由式（25）可得h(t)的频谱H(f)为： （26）式（26）中，Sa(x)为取样函数。时域卷积对应频域相乘，可见，理想DAC只是改变信号输出频谱的幅度和

40、相位，并不增加新的频率点，因此，理想DDS情况下输出信号在0, /2内无杂散。2.3 DDS的杂散特性分析实际DDS不满足理想DDS的条件，其输出总是含有杂散的，如图2-3所示。图2-3 DDS的幅度量化过程DDS的数字化处理技术体现了频率分辨率高、输出相位连续、频率转换时间短、便于集成可编程等优越性能，但同时DDS的全数字结构也带来了不利因素，丰富的杂散随着主频率一起输出，使得降低杂散设计成为一个系统必须考虑的问题。DDS的杂散噪声来源主要有相位截断误差、幅度量化误差和由DAC转换产生的误差8。2.3.1 相位截断产生的杂散在DDS技术中，为了得到一定的频率分辨率，通常相位控制字的位数取得很

41、大。如果把相位累加器输出的所有位数全部用来查询正弦函数表，那正弦表的容量会非常的大。由式，取较大的N值，可以做到极高的频率分辨率，实际中往往取相位累加器的宽度N=32。比如，为了提高频率分辨率，DDS器件AD9953采用了32-bit频率控制寄存器，因此其N=32，正弦函数表的宽度为19-bit，则ROM表的所需容量为： （27）如果N位全部用来寻址ROM，需要极大的存储量，如此巨大的ROM表容量在实际工作中难以实现。因此，常使用高W位来寻址，舍去低的B=N-W位的相位截断方法。AD9953在查表过程中，通常取相位累加器的高17位作为索引，从而产生了相位截断误差，这种相位截断是DDS杂散的主要

42、来源，即相位截断误差。因为DDS的输出通常都是正弦信号，因此它的相位截断具有明显的周期性，尤其是当系统时钟频率是输出正弦波频率的整数倍时，这种周期性就更加明显。这相当于周期性地引入了一个截断误差，最终的影响就是输出信号带有一定的谐波分量，表现在输出的频谱上就是会有杂散信号存在。当寻址ROM的地址线只取相位累加器输出地址线的高W位，即舍弃了低B=N-W位时，应有： （28）其中x表示对x作不大于x的取整运算。式（28）可表示为： （29）其中(n)为相位截断误差: （210）通过对S(n)展开运算可得： （211）式（211）中的右边第一项是信号频谱的成分，而第二项则是杂散频谱的来源。由相位截位

43、引起的最大杂散为： （212）由此可见 ，舍位B每减少一位，能对杂散性能改善约6dB。舍位越少，杂散幅度就越小；舍位越多，杂散幅度就越大9。由相位截断的分析理论可知，在相位截断情况下，DDS输出频谱中含有杂散分量，其根本原因在于相位截断误差(n)是一个周期序列。如果能破坏(n)的周期性，使截断误差(n)序列变成随机序列，就能够将有规律的杂散分量变成随机的相位噪声，从而消除相位截断引起的杂散。具体方法为：相位累加器的输出先与一个随机数相加，然后用相加之和的高W位作为地址去寻址ROM，经过加扰后的误差序列将原来有规律的误差序列(n)转换成为近似高斯分布的随机序列，使原来的有规律的杂散分量转换为随机

44、的相位噪声。2.3.2 幅度量化产生的杂散正弦查询表ROM每个单元字长为D-Bit位，即正弦信号幅度用D-Bit的二进制数来表示。一般来说，DDS数模转换器DAC幅度量化位数与ROM单元字长相同，也为D-Bit，显然用D-Bit来表示幅度值就必然存在幅度量化误差。幅度量化误差在大多数情况下，每个相位对应的幅度值都是一个无限小数，它并不能在ROM中准确地存储，通常ROM表的宽度越大，其存储的数值就越接近真实值。与相位截断误差类似，其结果也相当于周期性地引入了一个量化误差，并且当DDS的系统时钟频率等于正弦波频率的整数倍时，周期性更为明显，因而最终也会带来一定的谐波。幅度量化误差，也可以认为是DD

45、S中DAC分辨率不够引起的误差10。2.3.3 DAC转换误差产生的杂散DDS可在一定频率范围的系统时钟下工作，当DDS系统时钟频率选取较高时，DAC转换误差对DDS输出频谱的影响也变得较大，这时DAC转换误差引起的杂散信号电平会高于另外两种主要杂散来源。DAC对DDS的影响可从两方面来考虑:一方面是理想DAC特性对DDS的影响，在此过程中理想DAC仅对信号频谱的幅度和相位有所改变，在输出上体现为滚降特性，并不引入其它频率成分;另一方面也是最主要的影响，是由于实际中的DAC器件的非线性特性、瞬间毛刺等非理想转换特性在输出频谱中产生了杂散。这里我们主要对DAC的第二种影响进行分析11。1.DAC

46、非线性带来的杂散DAC的非线性是不可避免。DAC的非线性分为差分非线性(DNL-Differential Nonlinearity)和积分非线性(INL-integral Nonlinearity)。由于DNL和INL的存在，使得查表所得的幅度序列从DAC的输入到输出要经过一个非线性的过程.于是就会产生有用信号的谐波分量。又因为DDS是一个采样系统，所以这些谐波会以为周期搬移，这些谐波可表示为： （213）其中 a 和 b为任意整数，当谐波f落到Nyquist带宽0,/2内就会形成对系统有害的杂散频率。2.DAC毛刺(glitch)引起的杂散 DAC的毛刺表示DAC两个输出电平之间的暂态响应的

47、大小，通常以暂态响应区域所决定的面积来表征。这种暂态响应一般与数据位之间的时滞及器件内部逻辑电路的传输延迟不等有关，这样就会引起DAC的输出出现短暂的中间态，并可能在输出谱中增加不必要的能量成分.比如，DAC一般从1变化到0比从0变化到1要快，如果数字量从011111.加到100000.，将会出现中间态000000.，DAC的输出在时域内出现幅度较大而时间很短的尖峰，也就是毛刺，它在输出频谱中以杂散的形式表现出来12。 DAC的设计对毛刺的大小有很大影响，设计时应当考虑上升沿、下降沿转换速率的差别，采用去时滞及使内部传输延迟匹配的寄存器，并使器件的主要位分段，这样可使毛刺引起的杂散达到最小。2

48、.3.4 其他噪声源带来的杂散DDS杂散的来源，主要是前面阐述的三项，它们大多落在离主频谱很近的地方，所以也是影响最大而又较难去除的杂散。此外，系统参考时钟泄漏、电源引起的噪声干扰和外来电磁千扰等均可引起DDS杂散指标的恶化，这些因素并非DDS固有杂散，可在系统中通过电路设计进行优化。所以在设计与DDS相关的频率合成器时，正确看待DDS的各项杂散，充分考虑各个器件对系统杂散的影响，是前期设计需要重点考虑的因素之一。2.4 DDS的优点和不足由于DDS采用了不同于传统频率合成方法的全数字结构，所以DDS技术具有传统信号合成方法所不具备的许多优点：1.输出频率相对带宽较宽 输出频率带宽为50%fc

49、(理论值)。考虑到低通滤波器的特性和设计难度以及对输出信号杂散的抑制，实际的输出频率带宽仍能达到40%fc。2.频率转换时间短 DDS是一个开环系统，无任何反馈环节，这种结构使得DDS的频率转换时间极短。事实上，在DDS的频率控制字改变之后，需经过一个时钟周期之后按照新的相位增量累加，才能实现频率的转换。因此频率转换时间等于频率控制字的传输时间，也就是一个时钟周期的时间。时钟频率越高，转换时间越短。DDS的频率转换时间可达纳秒数量级，比使用其它的频率合成方法都要短几个数量级。3.频率分辨率极高 若时钟fc的频率不变，DDS的频率分辨率就是则相位累加器的位数N决定。只要增加相位累加器的位数N即可

50、获得任意小的频率分辨率。目前，大多数DDS的频率分辨率在1Hz数量级，甚至小于1mHz。4.相位变化连续 改变DDS输出频率，实际上改变的每一个时钟周期的相位增量，相位函数的曲线是连续的，只是在改变频率的瞬间其频率发生了突变，因而保持了信号相位的连续性。5.输出波形的灵活性 只要在DDS内部加上相应控制如调频控制FM、调相控制PM和调幅控制AM,即可以方便灵活地实现调频、调相和调幅功能，产生FSK,PSK,ASK和MSK等信号。另外，只要在DDS的波形存储器存放小同波形数据，就可以实现各种波形输出，如三角波、锯齿波和矩形波甚至是任意的波形。当DDS的波形存储器分别存放正弦和余弦函数表时，既可得

51、到正交的两路输出。6.其他优点 由于DDS中几乎所有部件都属于数字电路，易于集成，功耗低、体积小、重量轻、可靠性高，且易于程控，使用相当灵活，因此性价比极高。 但是DDS也有其不足，主要是：1.输出频带范围有限 由于DDS内部DAC和波形存储器(ROM)的工作速度限制，使得DDS输出的最高频有限。目前市场上采用CMOS、TTL、RCL工艺制作的DDS工艺片，工作频率一般在几十MHz至400MHz左右。采用GaAs工艺的DDS芯片工作频率可达2GHz左右。2.输出杂散大由于DDS采用全数字结构，不可避免地引入了杂散。其来源主要有三个：相位累加器相位舍位误差造成的杂散；幅度量化误差(由存储器有限字

52、长引起)造成的杂散；DAC非理想特性造成的杂散。2.5 本章小结在本章中，详细阐述了DDS技术的原理和基本结构，并对DDS系统的频谱进行了分析，最后提出了DDS的优缺点。第3章 信号发生器系统的硬件设计3.1 系统硬件总体设计DDS谐波信号发生器主要可以分为以下几个部分：数字波形合成电路、数模转换电路、幅度调节电路、功率放大电路、时钟电路、电源电路、键盘输入电路和LED显示电路。系统硬件结构图如图 3-1 所示。图3-1系统硬件总体设计框图本系统设计主要以Altera公司的FPGA芯片为核心，结合数模转换器、幅度调节电路及功率放大电路，实现DDS的数据处理，完成谐波信号的输出，同时加上了一些外

53、围电路来完成数据的输入、信息的显示等功能。其工作过程是：首先用户通过键盘向FPGA芯片输入控制字，同时LED显示输入的数据；接着FPGA对接收到的控制字进行DDS数据处理，并将波形幅值数据送到D/A转换器；数据经过D/A转换后，再由幅度调节电路进行信号幅度的放大，最后由功率放大电路实现信号功率的放大。3.2 FPGA芯片现场可编程逻辑器件FPGA(Field Programmable Gates Array)是广泛使用的超大规模和超高速的可编程逻辑器件，通过软件实现硬件的功能，可反复擦除和编程，便于系统的维护和升级。FPGA内部一般包括可编程逻辑模块CLB、可编程输入输出模块IOB和可编程内部

54、连线，丰富的触发器资源有利于设计复杂的时序逻辑。这种可编程的内部结构使得人们在设计数字系统时。可以先把FPGA焊接在印刷电路板上，然后再设计调试具体的电路硬件逻辑关系，而不必改变电路板的结构，从很大程度上提高了数字系统设计的效率，缩短了开发周期，FPGA的这种功能称为在系统配置。Cyclone系列FPGA器件基于1.5V、0.3nm全铜SRAM工艺制造，器件密度达到了20060个逻辑单元，拥有288K比特容量的片内RAM，并提供了多个用来管理板级时钟网络的全功能锁相环以及同工业标准外部存储器件相连的专用I/O接口。Altrera的Nios嵌入式处理器和丰富的IP库也可以用于Cyclone器件的

55、开发，该系列器件在设计之初就充分考虑了成本的节省，从而对价格敏感的应用提供了全新的可编程解决方案。Altrera公司还提供了新的低成本串行配置器件，用来对Cyclone器件进行配置。Cyclone系列器件的主要特点如下：1.拥有2910-20060个逻辑单元；2.高达294912比特(36864字节)的RAM空间；3.支持低成本的串行配置器件；4.支持LVTTL、VCMOS、STL-2和SSTL-3 I/O标准；5.支持66/33MHz，64/32位PCI标准；6.支持高速(640Mb/s)LVDS I/O接口；7.支持高速(311Mb/s)LVDS I/O接口；8.支持311Mb/s RSD

56、S I/O接口；9.每个器件最多拥有2个锁相环，用于实现时钟倍频和相移等功能；10.多达8个全局时钟线并在每个2AB行有6个时钟资源；11.支持高速外部存储，包括DDR SDRAM(133MHZ)、FCRAM以及单倍数据速(SDR)SDRAM等；12.支持多种由ALTRERA公司及其第三方合作伙伴(AMPP)提供的IP功能模块13。表 3-1列出了Cyclone系列器件的性能特点：表3-1 Cyclone系列器件特性特性EP1C3EP1C6EP1C12EP1C20逻辑单元291059801206020060M4K·RAM块(128*36位)13205264总RAM位599049216

57、0239616294912锁相环(PLL)1222最大用户I/O引脚104185249301本方案采用Altera公司的Cyclone系列FPGA的EPlCl2Q240C8N，它的系统门密度为300000，逻辑单元数量为12060，且内置512K的SRAM，4M的SDRAM以及4M的FLASH。外部选用容量为4M的EPCS4作为专用程序配置芯片，全部的逻辑控制与信号处理均由该芯片独立完成，最高达600MHz的主频以及专用的电路设计，保证了系统实时性的要求。其电路图如图 3-2 所示。图 3-2 EP1C12Q240电路图3.3 数模转换电路在信号发生器系统中，数模转换器是至关重要的环节，数模转

58、换器的精度将直接影响到系统的实用性。在本系统中，数模转换器将FPGA芯片输出的数字信号转换成模拟信号。本系统中选用THS5651A数模转换器。THS5651A是一款10位高速D/A转换芯片，其主要性能如下：1.引脚兼容COMMS DAC产品家族成员；2.125MsPs更新率；3.10分辨率；4.40MHZ输出奈奎斯曲线；5.寄生震荡动态性能范围：62dBc；6.建立/保持时间lns；7.微分可升级电流输出为：220Ma；8.具有片内1.2V参考电压；9.具有3V和5V兼容的COMMS数字接口；10.具有标准二进制或Twos补码输入；11.电源功耗：175mW/5V；12.休眠模式：25mw/5

59、V；THS5651A采用28脚SOIC和TSSOP封装，其引脚分布图如图 3-3 所示。图 3-3 THS5651A引脚图THS5651A各引脚功能定义如表 3-2 所示。表 3-2 THS5651A各引脚功能定义引脚I/O功能序号符号20AGNDI模拟接地端返同内部模拟电路24AVDDI模拟电源电压正极(4.55.5v)18BIASJO全比例输出电流偏压28CLKI外部脉冲输入端，脉冲上升沿输入数据锁存19COMPlI补偿和去耦节点，需要0.1uF电容接AVDD端23COMP2I内部微型栅极电流节点，需要0.1uF去耦电容接AVDD端110D9D0I数据位110，D9是最高位(MSB)D0是

60、最低位(LSB)26DGNDI数字接地返回内部数字逻辑电路27DVDDI数字电源电压正极(4.55.5)17EXITOI/O内部参考电压无效时，EXTLO=AVDD，用作外部参考电压输出；EXTLO=AGND时，用作内部参考电压输出，用作输出时，需要0.1uF去耦电容接AGND16EXITLOO内部参考电压接地，连接AVDD，内部参考电压无效22IOUTlODAC电流输出，当所有输入位置1时，为全比例电流21IOUT2O补偿DAC电流输出，当所有输入位置0时，为全比例电流25MODEI模式选择端，内部下拉，如果引脚浮空或连接DGND，模式0被选中1114NCN不连接15SLEEPI硬件异步断电

61、输入端，高电平有效，内部下拉，需要5us断电，3ms上电3.4 幅度调节电路由于该系统最终输出信号的幅度范围很大(0.5-20V)，而数字合成部分的输出信号幅度仅为0.5V(以输出电流典型值10mA外接电阻50欧为准)，达不到设计要求的动态范围，因此需要对输出信号进行幅度放大。信号的放大电路由可控增益放大器MAX439组成。MAX439的主要性能特点是高精度低噪声，尤其是在闭环增益为5或更大时性能表现稳定。MAX439控制的增益倍数与其外围电路有关，通过对电位器的调节可以实现对信号输出幅度的调节。在本系统中，MAX439的输入端口(IN+)接收来自数模转换器的输出信号。在这里，MAX439的输

62、入电压为0.5v，电压放大后的最高值为20V，MAX439的输入电阻为1K欧，由此可以计算得反馈电阻至少为39K欧。因此，采用40K欧的电位器对放大倍数进行调节。具体的电路连接如图 3-4 所示。图 3-4 幅度调节电路原理图3.5 功率放大电路由于本系统作为一个信号源，必须有较大的输出功率才可应用到实际工程中。设计指标中要求该信号发生器的输出功率达到50W，然而幅度调节电路输出的信号功率很小，不能满足要求。因此，在幅度调节电路后面加上了功率放大电路，从而实现输出信号功率的提高。由于本设计要实现的是输出信号的频率在音频频率20Hz20KHz范围内，故采用音频功率放大器LM3886担任功率放大的任务。LM3886是美国国家半导体有限公司推出的一款中功率、高性能音频功率放大器。它采用11脚TO-220封装，并具有输入静音功能。其主要性能如下：1.当负载为4，Vcc=±28V时，连续平均输出功率60W；当负载为8，Vcc=±28V时，连续平均输出功率30W；当负载为8，Vcc=±35V时，连续平均输出功率50W。2.最大峰值输出功率可达150W。3.在音频频率范围20Hz20KHz内，失真度(THD+噪声)仅为0.03%。4.具有非常好的线性度，互调失真仅为