数字钟的设计

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1、Hefe niverity项目设计报告数字钟的设计一、 项目规定1、数字钟显示秒、分、时。2、数字钟可清零、可进行校时，校分。3、数字钟能进行整点报时及闹铃。二、 设计方案模块简介:本数字钟的设计是由计数模块、调键模块、分频模块、整点报时及音乐模块MIS构成。其中计数模块分别是由miao60、fe60、4模块构成,构成一种计数显示电路。调键模块是由计数模块和二选一模块构成，分别控制shi4、fn6模块。分频模块将1MHz的脉冲产生1Hz、4Hz和1M的脉冲，1Hz用于计数模块,为计数时钟的脉冲。4z和MHz用音乐模块,为数控分频器的时钟输入和4H音乐节拍。整点报时模块是当时钟计数到整点时，蜂鸣

2、器发出声响。音乐模块对预置的时间可播放长达一分钟梁祝音乐。设计思路:（1)自顶向下设计分割图2.1所示:图2.1 数字钟自顶向下设计分割图(2）数字钟顶层模块图如图2.2所示：图.2 数字钟顶层图三、 项目内容.时钟计数与校时校分模块本项目所设计的数字钟能进行正常的时、分、秒计时功能和校时校分功能。计时原则为 2:5:5,即一分钟60秒，一小时分钟,一天24小时。当秒位达到59,由进位端向分位发出一种脉冲；当分位达到5，由进位端向时位发出一种脉冲。 r 为清零开关，当其为“1”,时钟清零为 ：0:00。本项目将时钟计数与校时校分这两个功能集成在一种模块中，并通过两个2选数据选择器实现此功能。当

3、选择开关为高电平时,将选中4Hz输入信号作为分计数器的计数脉冲或时计数器的脉冲,使它们频率加快,从而实现校时校分的功能；当选择开关s为低电平时,则数据选择器将秒计数的进位脉冲送到分计数器，也能将分计数器的进位脉冲送届时计数器,使数字钟正常工作。3.1.时钟秒计数子模块给秒计数器一种1Hz的时钟脉冲，正常计数时,当秒计数器（60进制）计数到9时，再来一种脉冲，则秒计数器清零,重新开始新一轮的计数,而进位则作为分计数器的计数脉冲,使分计数器计数加。秒进位子模块封装图如下所示：具体程序如下图所示：仿真图如下:当rst信号为高电平时，秒计数器被清零;:当秒计数到59时,产生一种进位，即carry=1，

4、之后重新开始计数。3.1.2时钟分计数子模块正常计数时，当分计数器计数到59时，再来一种时钟脉冲,则分计数器清零,而进位则作为时计数器的计数脉冲,使时计数器加一。目前把秒计数器的进位脉冲和一种频率为4z的脉冲信号同步接到一种2选1数据选择器的两个数据输入端，而位选信号则接一种脉冲按键开关,当按键开关不按下去时（即为0)，则数据选择器将秒计数器的进位脉冲送到分计数器，此时，数字钟正常工作；当按键开关按下去时(即为1）,则数据选择器将此外一种Hz的信号作为分计数器的计数脉冲,使其计数频率加快，当达到对的的时间,按动按键开关,从而达到校分的目的。 2选1数据选择器其封装图如下所示:具体程序如下所示：

5、仿真图如下：当=1时,y输出为,即给分计数器的脉冲频率为4Hz，此时可对分进行校时功能;当s=0时，y输出为a，即给分计数器的脉冲为秒计数器的进位脉冲,此时实现的功能是让数字钟正常工作。分计数器其封装图如下图所示：具体程序如下所示：仿真图如下所示:当rst信号为高电平时，分计数器被清零；：当分计数器计数到时，产生一种进位，即carry=1，之后重新开始计数。31.3时钟时计数子模块时计数子模块是由一种24进制计数器构成，正常计数时,当时计数器计数到23时,再来一种脉冲,则时计数器清零,重新开始新一轮的计数。目前把分计数器的进位脉冲和一种频率为4H的脉冲信号同步接到一种2选数据选择器的两个数据输

6、入端,而位选信号则接一种脉冲按键开关，当按键开关为低电平时，则数据选择器将分计数器的进位脉冲送届时计数器,此时，数字钟正常工作;当按键开关为高电平时,则数据选择器将此外一种z的信号作为时计数器的计数脉冲,使其计数频率加快,当达到对的的时间,按动按键开关,从而达到校时的目的。时计数器的封装图如下图所示：具体程序如下所示： 仿真图如下所示:：当rst信号为高电平时,时计数器被清零，回到初始状态1；：当时计数器计数到23时，时清零，重新开始新一轮的计数。.2定期及整点报时模块功能描述该模块分为两个功能,即定期和整点报时定期:代码中设计06:30:00时，发光二极管会亮起,同步蜂鸣器也会发出声音，提示

7、所定的时间到了,即音乐模块里设计的“梁祝”,维持时间一分钟整点报时：代码中设计每到一种整点的时候，发光二极管会亮起，且蜂鸣器会发出声音，提示整点到了实验代码封装图仿真波形波形分析：如上图所示）定期:当时间从0:30:0变到0:30：5,在这一分钟的时间内,发光二极管始终在处在高电平状态（lam=“11”),即灯亮起,且随着音乐的节拍有规律有节奏的闪烁；而此时的蜂鸣器会发出设计好的“梁祝”(spak1=“111”)，维持一分钟的时间,到6:1：0时,发光二极管处在低电平状态(lp=“0000”）,即灯不亮2)整点报时:当时间处在整点时，例上图处在07:0:0时刻,此时,发光二极管会亮起（lamp

8、=“1111”),且此时的蜂鸣器会发出声音(ek2“11”）3分频器模块功能描述把1MHz分为1Hz,4z，1Hz三个频率，1Hz的作为秒计数的时钟信号频率z的作为音乐模块中的3计数器的时钟信号频率，MHz作为音乐模块中的数控分频器的SPK。实验代码()1MHz分为1z时,即10，00，00分频(2)10MH分为H时，即2,00,0分频将上述代码中的cutr_len设立为整数型,并赋值为249999。其他与上述代码相似,即可实现Hz。（3)MHz分为1MHz时，即0分频将上述代码中的ntr_ln设立为整数型，并赋值为9。其他与上述代码相似，即可实现1MHz。封装图 分为1Hz 分为4Hz 分为

9、1Mz仿真波形在此只列出将MHz分为1MH的仿真波形，余下两个类似，不再赘余波形分析：当第一种ck信号到第五个clk信号期间,qout始终输出低电平,当第六个cl信号来届时,qo开始输出高电平,明显可以看出这是一种10分频。则可以类推，0Mz分为1H为10,000,000分频，10MHz分为4z为2,500,0分频3.5音乐模块MIIC3.5.1音乐模块原理:硬件乐曲演奏电路顶层模块图如图3.5.1所示,电路由5个子模块构成。本模块为“梁祝”乐曲演奏电路的实现。构成乐曲的每个音符的发音频率值及其持续的时间是乐曲能持续演奏所需的两个基本要素。图35 乐曲演奏电路顶层设计3.5.2 SP模块SK模

10、块原理:音符的频率可以由图3.2中的SP获得。这是一种数控分频器。由其CL端输入一具有较高频率(MH)的时钟,通过SP分频后，由bo口输出。由于直接从分频器中出来的输出信号是脉宽极窄的信号,为了有助于驱动扬声器,需另加一种触发器分频以均衡其占空比,但这时的频率将是本来的1/2。PK对LK输入信号的分频比由输入的11位预置数TN10.0决定。的输出频率将决定每一音符的音调;这样,分频计数器的预置值TN10.0 与输出频率就有了相应关系，而输出的频率又与音乐音符的发声有相应关系,例如在T模块中若取TN10.0=11H40,将由boom发出音符为“3”音的信号频率。具体的相应关系可以参照图3.5.3

11、的电子琴音阶基频对照图。图.5T模块图图.5. 电子琴音阶基频对照图（单位Hz）VHD代码3.TT模块TT模块原理：音符的持续时间需根据乐曲的速度及每个音符的节拍数来拟定，图3.3中模块T的功能一方面是为模块SP（11位分频器）提供决定所发音符的分频预置数,而此数在SPK输入口停留的时间即为此音符的节拍周期。模块T是乐曲简谱码相应的分频预置数查表电路,程序数据是根据图3.得到的,程序中设立了“梁祝”乐曲所有音符所相应的分频预置数,共4个,每一音符的停留时间则由音乐节拍和音调发生查表模块ROM中简谱码和工作时钟clock的频率决定，在此为Hz。这Hz频率来自分频模块feni4hz.而模块T的4个

12、值的输出由相应于rom模块输出的q3.0及4位输入值ind3.拟定,而id.0最多有16种可选值。输向模块TT中ine3.0的值在SPK中相应的输出频率值与持续的时间由模块m决定。模块图如图3.5所示:图35.4 TT模块图VDL代码.CT138模块CNT1模块原理:模块CT138是一种8位二进制计数器,内部设立计数最大值为1，作为音符数据RO的地址发生器。这个计数器的计数频率即为4z。即每一计数值的停留时间为0.25秒,恰为当全音符设为1秒时，四四拍的4分音符持续时间。例如，“梁祝”乐曲的第一种音符为“3”，此音在逻辑中停留了4个时钟节拍，即1秒时间,相应地,所相应的“”音符分频预置值为11

13、H0,在SPK的输入端停留了1秒。随着计数器8按Hz的时钟速率作加法计数时，即随处址值递增时，音符数据RO模块中的音符数据将从 ROM中通过q3.0端口输向TT模块，“梁祝”乐曲就开始持续自然地演奏起来了。CN3的节拍是19,正好等于M中的简谱码数，因此可以保证循环演奏。对于其她乐曲，此计数最大值要根据状况更改。模块图如图55所示：图35.5 CNT138模块图HDL代码5.音符RM模块此模块是用来寄存梁祝的音符数据,数据如下所示，模块图见图3.5.6。图35 音符RO图音符数据：IDH = 4 ; /“梁祝”乐曲演奏数据PTH = 256; /实际深度1ADRESSRAIX D;/地址数据类

14、是十进制DAT_RADI =DC ; /输出数据的类型也是十进制CON BEGIN /注意实用文献中要展开如下数据，每一组占一行: ； 0： 3 ； 0： 3 ; 03:;:5; 0:5； 6： 5; 07: 6； 08： 8;9: 8;10：8; 11： ; 2:6 ; 3: 8; : 5; 1:；16：12; 17： 12；18: 12;9:15;0:3 ; 21：12 ;:0; 23：12; 2：9; 2:9；26: 9;27:9; 2： 9;29：9;30： 9 ; 31: 0 ; 32：9;3: 9;4: 9; 35:10; 6: ; 37:7; 3: 6； 3: 6;40： 5 ;

15、： 5 ； 42: ； 3： 6; 4:8;5： ; 4: 9; 4: ; 4: 3; 4：3;5: ； ： 8 ; 52： ； 53: 5;54: 6; 55: 8; 5: ;57: ;58:5; 59:5;60: ;61: 5 ； 62: 5 ; 63: 5; 6:1; 6：10； 6:;67:12; 6： ; 69:7；0： 9； 71: 9 ; 2： 6 ；73: 8；74:; ： 5； 76： 5; 77: ; 78: 5; 79: 5;0: ; 81: 5 ; 82:3；8: 3; 84:; 5: 6； 6: 7; 8:9；: 6； 89: ;90: 6; 1: ； 92: 6 ;

16、3: 6; 4: 5; 95: 6； 6: 8; 7: 8;: ; 99： 9;100:12;101： ;10:12;103:0；104: ； 10: 9；06:10;107: 9;10:；09: 8；10: ；1： 5;112： 3 ；13：3；1: 3; 5： 3；116: ;17: ;118:8；19: 8;120:6;11： 8 ;12:6 ;2： 5；124: 3; 15：5；126: 6；12: 8；128: 5;129：5;130: 5;11: ;12: 5 ；13: 5;3: 5; 35： ;36: 0;137: 0;18:0;END ;四、硬件实现本次实验电路选择模式7,电路

17、图如下所示:4.1引脚锁定将设计编程下载进选定的目的器件中，作进一步的硬件测试,操作如下：实验系统相应信号与芯片引脚对照表端口信号名构造图上信号名实验箱显示ck2LOK24zlkCOK026HzcCLOCK910HrtPIO3键4jia5IO键5jan8IO键8qI9-PIO16译码器1qP23-PIO20译码器2qIO7-PIO2译码器4 q4PIO31-I2译码器55IO35-PIO3译码器7q6IO3-PO36译码器8spakSEAR扬声器d1PO3-PI4D4、D3、D2、D1led2PI47和ID和：引脚锁定图如下所示2硬件测试硬件实现图片状况成果分析初始状态：设为:0：0无论是按系

18、统复位键还是按键4键，都可以将数字钟回归初始状态，即为12：00:00,同步蜂鸣一下，表达整点报时校分若想变化分的显示,按动键5,使分以z为计数脉冲，使其计数频率加快，当达到对的时间时,松动按键开关校时若想变化时的显示,按动键8，使时以4为计数脉冲，使其计数频率加快，当达到对的时间时，松动按键开关秒进位秒进位前：此时时间为05:04:5，当下一种时钟脉冲来的时候会产生一种进位信号给分秒进位后：当分获得进位信号后,分在原有的基本上加1,而此时，秒会清零,此时时间显示为05：:00分进位分进位前:此时时间为05:59:5,又一种时钟上升沿过来时,秒会产生一种进位信号给分,分会产生一种进位信号给时分

19、进位后:时在原有的基本上加1，分位和秒位清零，则此时时间显示为：0:0闹铃定期：设立为06：3:00代码中设定闹铃时间为0:0，当时间为06:30:00时,上面的前四个发光二极管会始终亮起，背面四个会随着我们闹钟的梁祝音乐有序的闪烁，响铃持续时间为分钟五、 项目总结,才会一步步向自己的目的接近,才会获得自己所要追求的成功。本次数字钟的设计，我们小组花了诸多的精力,通过对源程序的编辑、编译、仿真、编程下载，在EDA实验开发系统进行验证时达到了我们预期的效果。但这过程并不是一帆风顺，中间遇到了诸多的困难。一开始我们是分模块进行设计，每个人负责几种模块。例如在负责音乐模块中，我们小组一开始想运用锁相

20、环获得MHz和Hz,却发现编译通但是，我们很是困惑,不知哪里浮现问题。最后通过查找资料发现4H已不再cclone芯片的分频范畴内,找到因素后,我们小组转换思路,运用此前做的分频模块解决了问题。做完各个模块后，顶层电路图的绘制也浮现了诸多的问题，令我们小组最头痛的是如何将音乐模块与计数显示电路连接起来,我们小组想了很长时间，最后运用二选一模块很巧妙地解决了这个问题。因我们的顶层电路复杂，进行连线的不可避免有漏接的现象，我们不得不一种一种模块检查,通过我们的努力，终于实现了所有的规定。在实验中,我们小组一起交流解决了问题，使我们明白了和她人共同合伙的重要性。我们想成功就是在不断摸索着迈进中实现的,遇到问题我们不能灰心、烦躁,甚至放弃，而要静下心来仔细思考,分部检查，找出最后的因素进行改正,这样才会有进步