eda第9章 dsp builder设计初步课件

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1、EDA技术与VHDL,第9章 DSP Builder设计初步,KX康芯科技,9.1 Matlab/DSP Builder及其设计流程,KX康芯科技,图9-1 基于Matlab、DSP Builder、QuartusII等工具,9.1 Matlab/DSP Builder及其设计流程,KX康芯科技,自动流程： 1、MATLAB/Simulink建模； 2、系统仿真； 3、DSP Builder完成VHDL转换、综合、适配、下载; 4、嵌入式逻辑分析仪实时测试。 手动流程： 1、MATLAB/Simulink建模； 2、系统仿真； 3、DSP Builder完成VHDL转换、综合、适配； 4、Mo

2、delsim对TestBench功能仿真； 5、QuartusII直接完成适配（进行优化设置）； 6、QuartusII完成时序仿真； 7、引脚锁定； 8、下载/配置与嵌入式逻辑分析仪等实时测试； 9、对配置器件编程，设计完成。,9.2 正弦信号发生器设计,KX康芯科技,图9-2 正弦波发生模块原理图,9.2 正弦信号发生器设计,KX康芯科技,9.2.1 建立设计模型,1、打开Matlab环境,图9-2 正弦波发生模块原理图,9.2 正弦信号发生器设计,KX康芯科技,9.2.1 建立设计模型,2、建立工作库,cd e:/ mkdir /myprj/sinwave cd /myprj/sinwa

3、ve,9.2 正弦信号发生器设计,KX康芯科技,3、了解simulink库管理器,图9-2 正弦波发生模块原理图,9.2 正弦信号发生器设计,KX康芯科技,3、了解simulink库管理器,图9-5 simulink库管理器,9.2 正弦信号发生器设计,KX康芯科技,4. simulink的模型文件,图9-6 建立新模型,9.2 正弦信号发生器设计,KX康芯科技,5、放置SignalCompilder,6、放置Increment Decrement,7. 设置IncCount,总线类型（Bus Type）； 输出位宽（Number of bits）； 增减方向（Direction）； 开始值（

4、Starting Value）； 是否使用控制输入（Use Control Inputs） 时钟相位选择（Clock Phase Selection）,9.2 正弦信号发生器设计,KX康芯科技,图9-7 放置SignalCompiler,9.2 正弦信号发生器设计,KX康芯科技,图9-8 递增递减模块改名为IncCount,7. 设置IncCount,9.2 正弦信号发生器设计,KX康芯科技,图9-9 设置递增递减模块,7. 设置IncCount,9.2 正弦信号发生器设计,KX康芯科技,图9-10 LUT模块,7. 设置IncCount,9.2 正弦信号发生器设计,KX康芯科技,8、放置正弦

5、查找表（SinLUT）,9.2 正弦信号发生器设计,KX康芯科技,图9-11 设置SinLUT,8、放置正弦查找表（SinLUT）,9.2 正弦信号发生器设计,KX康芯科技,图9-12 Delay模块及其参数设置窗,9、放置Delay模块,9.2 正弦信号发生器设计,KX康芯科技,图9-13 设置SinCtrl,10、放置端口SinCtrl,9.2 正弦信号发生器设计,KX康芯科技,图9-13 设置SinCtrl,10、放置端口SinCtrl,9.2 正弦信号发生器设计,KX康芯科技,图9-14 设置乘法单元,11、放置Product模块,9.2 正弦信号发生器设计,KX康芯科技,图9-15

6、设置SinOut,12. 放置输出端口SinOut,13. 设计文件存盘,9.2 正弦信号发生器设计,KX康芯科技,图9-16 Step模块,9.2.2 Simulink模型仿真,1、加入仿真步进模块,9.2 正弦信号发生器设计,KX康芯科技,图9-17 Scope模型,9.2.2 Simulink模型仿真,2、添加波形观察模块,9.2 正弦信号发生器设计,KX康芯科技,图9-18 Scope初始显示,2、添加波形观察模块,9.2 正弦信号发生器设计,KX康芯科技,图9-19 设置Scope参数,3、Scope参数设置,9.2 正弦信号发生器设计,KX康芯科技,图9-20 sinout全图,3

7、、Scope参数设置,9.2 正弦信号发生器设计,KX康芯科技,图9-21 设置Step,4、设置仿真激励,9.2 正弦信号发生器设计,KX康芯科技,图9-22 simulink仿真Start,4、设置仿真激励,9.2 正弦信号发生器设计,KX康芯科技,图9-23 simulink仿真设置,5、启动仿真,9.2 正弦信号发生器设计,KX康芯科技,图9-24 有符号输出波形（系统级仿真 ）,5、启动仿真,9.2 正弦信号发生器设计,KX康芯科技,图9-25 无符号输出波形（系统级仿真）,5、启动仿真,9.2 正弦信号发生器设计,KX康芯科技,图9-26 无符号整数Signed Integer输出

8、电路,6、设计成无符号数据输出,9.2 正弦信号发生器设计,KX康芯科技,图9-27 SinOut1模块设置,7、各模块功能说明,9.2 正弦信号发生器设计,KX康芯科技,图9-28 ExtractBit模块设置,7、各模块功能说明,9.2 正弦信号发生器设计,KX康芯科技,图9-29 BusConversion模块设置,7、各模块功能说明,9.2 正弦信号发生器设计,KX康芯科技,图9-30 BusConcatenation模块设置,7、各模块功能说明,9.2 正弦信号发生器设计,KX康芯科技,图9-31 SinOut1模块设置,7、各模块功能说明,9.2 正弦信号发生器设计,KX康芯科技,

9、图9-32 NOT模块设置,7、各模块功能说明,9.2 正弦信号发生器设计,KX康芯科技,图9-33 双击SignalCompiler,9.2.3 SignalCompiler使用方法,1、分析当前的模型,9.2 正弦信号发生器设计,KX康芯科技,图9-34 打开SignalCompiler窗口,2、设置Signal Compiler,9.2 正弦信号发生器设计,KX康芯科技,图9-35 sinout工程处理信息,3、把模型文件MDL转换成VHDL,4、综合（Synthesis）,5、QuartusII适配,9.2 正弦信号发生器设计,KX康芯科技,图9-36 准备执行tcl文件,9.2.4

10、使用ModelSim进行RTL级仿真,9.2 正弦信号发生器设计,KX康芯科技,图9-37 ModelSim仿真结果,9.2.4 使用ModelSim进行RTL级仿真,9.2 正弦信号发生器设计,KX康芯科技,图9-38 ModelSim的信号设置,9.2.4 使用ModelSim进行RTL级仿真,9.2 正弦信号发生器设计,KX康芯科技,图9-39 设为Analog,9.2.4 使用ModelSim进行RTL级仿真,9.2 正弦信号发生器设计,KX康芯科技,图9-40 sinout工程的ModelSim仿真波形（RTL级仿真）,9.2.4 使用ModelSim进行RTL级仿真,9.2 正弦信

11、号发生器设计,KX康芯科技,图9-41 打开QuartusII工程进行编译和时序仿真,9.2.5使用QuartusII实现时序仿真,9.2 正弦信号发生器设计,KX康芯科技,图9-42 QuartusII工程VHDL程序实体,9.2.5使用QuartusII实现时序仿真,9.2 正弦信号发生器设计,KX康芯科技,图9-43 打开QuartusII工程的vec仿真激励文件,9.2.5使用QuartusII实现时序仿真,9.2 正弦信号发生器设计,KX康芯科技,图9-44设置仿真文件路径,9.2.5使用QuartusII实现时序仿真,9.2 正弦信号发生器设计,KX康芯科技,图9-45 sinou

12、t工程的QuartusII仿真波形（门级时序仿真）,9.2.5使用QuartusII实现时序仿真,9.2.6硬件测试与硬件实现,9.3 DSP Builder层次化设计,KX康芯科技,图9-46 准备建立subsystem,9.2.5使用QuartusII实现时序仿真,9.3 DSP Builder层次化设计,KX康芯科技,图9-47 建立subsystem后,9.2.5使用QuartusII实现时序仿真,9.3 DSP Builder层次化设计,KX康芯科技,图9-48 subsin/subsystem子系统图,9.2.5使用QuartusII实现时序仿真,9.3 DSP Builder层次

13、化设计,KX康芯科技,图9-49 修改子系统名,9.2.5使用QuartusII实现时序仿真,9.3 DSP Builder层次化设计,KX康芯科技,图9-50 修改SubSystem的端口,9.2.5使用QuartusII实现时序仿真,9.3 DSP Builder层次化设计,KX康芯科技,图9-51 顶层图的改变,9.2.5使用QuartusII实现时序仿真,9.3 DSP Builder层次化设计,KX康芯科技,图9-52 含subsystem的subsint模型,9.2.5使用QuartusII实现时序仿真,9.3 DSP Builder层次化设计,KX康芯科技,图9-53 Scope

14、1波形图,9.2.5使用QuartusII实现时序仿真,9.3 DSP Builder层次化设计,KX康芯科技,图9-54 Scope波形图,9.2.5使用QuartusII实现时序仿真,9.3 DSP Builder层次化设计,KX康芯科技,图9-55 SubSystem设置,9.2.5使用QuartusII实现时序仿真,9.3 DSP Builder层次化设计,KX康芯科技,图9-56 编辑singen的“Mask type”,9.2.5使用QuartusII实现时序仿真,9.4 基于DSP Builder的DDS设计,KX康芯科技,图9-57 DDS系统,9.4.1 DDS模块设计,9.

15、4 基于DSP Builder的DDS设计,KX康芯科技,图9-58 DDS子系统SubDDS,9.4.1 DDS模块设计,9.4 基于DSP Builder的DDS设计,KX康芯科技,9.4.1 DDS模块设计,Freqword模块：（Altbus） 库：Altera DSP Builder中IO ELSIF (pop_sig=1) AND (conut_in_sig / =0) THEN next_state = pop_not_empty_st ; ELSIF (push_sig=1) AND (conut_in_sig =250) THEN next_state = full_st ;

16、 ELSE next_state = idle_st ; END IF ;,9.7 DSP Builder的状态机设计,KX康芯科技,表9-4 表9-3的改变,9.7.2 状态机设计流程,9.7 DSP Builder的状态机设计,KX康芯科技,9.7.2 状态机设计流程,【例9-2】 IF (pop_sig=1) AND (conut_in_sig=0) THEN next_state = empty_st ; ELSIF (pop_sig=1) AND (conut_in_sig / =0) THEN next_state = pop_not_empty_st ; ELSIF (push_

17、sig=1) AND (conut_in_sig =250) THEN next_state = full_st ; ELSIF (push_sig=1) THEN next_state = push_not_full_st ; ELSE next_state = idle_st ; END IF ;,9.7 DSP Builder的状态机设计,KX康芯科技,图9-98 State Mahine Builder Design Rule Check页面,9.7.2 状态机设计流程,9.7 DSP Builder的状态机设计,KX康芯科技,图9-99 设定了状态机后的表格模块,9.7.2 状态机设

18、计流程,9.7 DSP Builder的状态机设计,KX康芯科技,图9-100 仿真波形,9.7.2 状态机设计流程,9.7 DSP Builder的状态机设计,KX康芯科技,9.7.2 状态机设计流程,stop time = 400 ;empty=0; full=0; idle=0 data_out=48 stop time =900 ;empty=0; full=1; idle=0 data_out= stop time = 2000 ;empty=1; full=0; idle=0 data_out=48 stop time = 400 ;empty=0; full=0; idle=0

19、data_out=48,习 题,9-1 说明Matlab、DSP Builder和QuartusII间的关系，给出DSP Builder设计流程。 9-2 把图9-2设计模型通过SignalCompiler转化为VHDL文件，并用ModelSim进行功能仿真。 9-3 DSP Builder子系统模块与Simulink的SubSystem是什么关系，对于可以用SignalCompiler编译的DSP Builder子系统在 SubSystem的基础上还需要什么设置？ 9-4 在手动流程中能完成哪几个层次的仿真，各有什么作用？ 9-5 简述DDS的实现原理。 9-6 分别说明DDS的输入信号与输

20、出正弦信号的关系，分析DDS带来的误差问题,实 验 与 设 计,实验9-1. 利用Matlab/DSP Builder设计基本电路模块实验,图9-101 正弦调制信号模型,实 验 与 设 计,实验9-1. 利用Matlab/DSP Builder设计基本电路模块实验,图9-102 正弦调制信号仿真波形,实 验 与 设 计,实验9-2 基于DSP Builder的DDS应用模型设计,图9-103 端口数据类型和位数变换后的DDS模型,实 验 与 设 计,实验9-2 基于DSP Builder的DDS应用模型设计,图9-104 数字移相信号发生器,实 验 与 设 计,实验9-2 基于DSP Builder的DDS应用模型设计,图9-105 QAM模型,实 验 与 设 计,实验9-3 编译码器设计实验,实验9-4. HIL硬件环仿真实验,