学习FPGA verilog的心得

《学习FPGA verilog的心得》由会员分享，可在线阅读，更多相关《学习FPGA verilog的心得（4页珍藏版）》请在装配图网上搜索。

1、.尽量不要使用大于小于这样的判断语句，这样会明显增加使用的逻辑单元数量看一下报告,资源使用差别很大.例程:always(posedge elk)begincoun t1=eo un t1+1;if(eou nt1=1OOOOOOO)fen g=1;/no _r ingelse if(cou nt1=90000000)beginfen g=0; /ringcou nt1=O;endend这么写会用107个逻辑单元/如果把这句话if(count1=10000000)改成大于小于，报告中用了 135个逻辑单元二一定要想尽办法减少reg寄存器的长度上次把30:0改到50:0,报告里逻辑单元从100多直

2、升到2000多!太吓人了，至于为什么我就 不知道了哈！三.case语句里一定要加defaultif 一定要加else如果是组合逻辑的设计，不加default或else的话，不能保证所有的情况都有赋值，就会在内部 形成一个锁存器，不再是一个纯粹的组合逻辑了,电路性能就会下降.例如:case(a,b)2b11 e=b;2b10 e=a;endcase不加default，虽然只关心a=1时的结果，但是a=0的时候,e就会保存原来的值，直到a变为1那么e要保存原来的值，就要在内部生成锁存器了四.尽量使用Case语句 而不是if-else语句复杂的if-else语句通常会生成优先级译码逻辑,这将会增加这

3、些路径上的组合时延用来产生复杂逻辑的Case语句通常会生成不会有太多时延的并行逻辑五组合逻辑的always块中,要注意所有的输入全部放入敏感变量表里比如:always(a or b)beginout=(a&b&c);end此时生成的不是纯的组合逻辑,因为当C变化时，out不会立刻发生变化(需要等到a或b变化,c的变化才会显现)，所以需要生成一个寄存器来保存C的值.连续赋值语句的综合：从赋值语句右边提取出逻辑，用于驱动赋值语句左边的net 过程赋值语句的综合:从赋值语句右边提取出的逻辑，用于驱动赋值语句左边的reg型变量。 注意：initia语句仅用于仿真，不综合。只有在always中才能被综合

4、。建议组合逻辑用阻塞语句，时序逻辑用非阻塞语句，任何延时控制(如#5)都被综合工具 器忽略。一个模块中同一个变量不能既有阻塞赋值，又有非阻塞赋值。always语句的综合1对于组合逻辑，事件列表必须包括所有always语句中引用的变量，否则会造成综合的结 果与设计功能不匹配。2临时变量可以不用在事件列表中列出。if语句的综合特别要注意综合出锁存器。always中，某个变量没有在所有的条件分支中被赋值，就会综 合出锁存器。case语句综合和if语句一样，不完整的case分支语句也会导致锁存器的综合。避免方法：1)在case语句前，对要赋值的变量赋予初值always (state or a or b) beg inq =0;case(state)3b000: q = A & B;2）使用default分支语句3）使用综合指令，具体用法在case关键字行的注释中插入syn thesis full_case并行CASE语句通常情况下case语句和if语句一样会综合出代有优先权解码的硬件电路，从上大侠选项优 先级逐渐降低。但如果设计者知道case语句中的所有项是互斥的，这时候就使用parallel_case综合指令。always （ key）case（key）/s yn thesis parallel_case4b0001: a = 0;endcase