PCB layout guideqip

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1、印刷電路路板佈局局指導原原則技術報告告：TRR-0440 王見名名鄒應嶼嶼電力電子子與運動動控制實實驗室 htttp:/n.ncctu.eduu.tww/國立交通通大學 電機與與控制工工程研究究所前 言隨著高科科技領域域的進步步，電磁磁干擾(eleectrromaagneeticc innferrencce, EMII)的問問題也日日益增多多。當半半導體元元件速度度變得愈愈快、密密度愈高高時，雜雜訊也愈愈大。對對印刷電電路板(PCBB)設計計工程師師而言，EEMI的的問題也也日趨重重要。忽忽視EMMI佈局局的設計計工程師師，將發發現其設設計不是是在執行行時無法法與規格格一致，就就是根本本無法動

2、動作。 藉由適適當的印印刷電路路板佈局局技術與與配合系系統化的的設計方方法，可可預先避避免EMMI問題題的干擾擾。 本本文所列列舉的電電路板佈佈局指導導原則雖雖非解決決EMII問題的的萬靈丹丹，但利利用已證證實的佈佈局方法法，可有有效的降降低在以以高頻微微處理器器/數位位信號處處理器為為基礎的的數位類類比混合合信號系系統中的的EMII干擾。 電磁干干擾簡介介 PCBB的佈局局原則l 元件的放放置l 接地的佈佈局/接接地雜訊訊的定義義/降低低接地雜雜訊l 電源線的的佈局與與解耦/電源線線的雜訊訊耦合/電源線線濾波器器 (ppoweer llinee fiilteer)l 信號的佈佈局l 數位IC

3、C的削尖尖電容(desspikkingg caapaccitoor)l 數位電路路的雜訊訊與佈線線l 類比電路路的雜訊訊與佈線線 PCBB 佈局局降低雜雜訊的檢檢查要項項2. EEMI 簡 介介2.1 雜訊的的定義雜訊係指指除了所所需的信信號以外外而出現現在電路路內的任任何電氣氣訊號Mottcheenbaacheer aand Fittcheen, 19773，此此定義並並不包含含內部的的失真訊訊號一一種非線線性的附附屬品。所所有電子子系統都都或多或或少有些些雜訊，但但只有當當雜訊影影響到系系統的正正常執行行時才會會發生問問題。雜訊的來來源可被被歸類成成三種不不同的典典型：l 人為的雜雜訊源一

4、一數位電電子、無無線電傳傳輸、馬馬達、開開關、繼繼電器等等等。 l 天然的干干擾一太太陽黑子子及閃電電。 l 純質的雜雜訊源一一從實際際系統產產生的相相關隨機機擾動，諸諸如熱雜雜訊和凸凸波雜訊訊。 我們應當當瞭解，雜雜訊是不不可能完完全被去去除的，但但是經由由適當的的接地(groounddingg)、屏屏避(sshieeldiing)與濾波波(fiilteerinng)，則則可將其其干擾儘儘量降低低。對於於一個良良好的電電路設計計，預防防勝於發發生問題題後的電電路修改改。在電電路板的的佈局即即開始做做好雜訊訊防治的的工作，是是建構高高可靠度度低雜訊訊電子系系統的首首要工作作。2.2 EMII的

5、起源源EMI的的來源包包括微處處理器、開開關電路路、靜電電放電、發發射器、暫暫態電源源元件、電電源以及及閃電。在在一個微微處理器器為基礎礎的電路路板內，數數位時序序電路通通常是寬寬頻帶雜雜訊的最最大產生生者，這這所謂的的寬頻帶帶即指分分佈於整整個頻譜譜的雜訊訊。隨著著快速半半導體以以及更快快的邊緣緣變化率率的增加加，這些些電路可可能產生生高達3300 MHzz的諧波波干擾，這這些高頻頻諧波應應予以遮遮蔽或濾濾除。2.3 EMII 傳輸輸瞭解雜訊訊如何傳傳輸有助助於辨識識電路內內部的電電磁干擾擾問題。雜雜訊的發發生必需需要有來來源(ssourrce)、耦合合路徑(couupliing patth

6、)以以及易感感染的接接收器(susscepptibble reccepttor) OOtt, 19988 ，這這三者必必需一起起出現才才會有EEMI問問題的存存在，圖圖1說明明EMII如何以以耦合方方式進入入一個系系統。因因此，若若是三者者之一被被排除於於系統之之外或被被減少，干干擾才會會消失或或降低。圖圖1是以以馬達控控制為例例的EMMI說明明，其中中功率級級至馬達達的線圈圈電流是是產生EEMI的的來源，控控制器的的低階訊訊號(數數位或類類比信號號)是易易受干擾擾的接收收器，耦耦合路徑徑則可能能是經由由傳導方方式(經經由電源源或地線線)或輻輻射方式式。圖1. EMII的雜訊訊源、傳傳導路徑徑

7、與接收收器圖2. 以馬達達控制為為例的EEMI傳傳導路徑徑2.4 耦合路路徑雜訊會耦耦合到電電路內的的較明顯顯方式之之一是透透過電導導體(傳傳導方式式)。假假如訊號號線經過過一個充充滿雜訊訊的環境境，訊號號線將受受感應拾拾取雜訊訊信號並並傳至電電路的其其它部分分，例如如電源供供應器的的雜訊就就會經由由電源線線而耦合合至電路路，如圖圖3所示示。圖3. 傳導耦耦合雜訊訊耦合也會會因電路路中具有有或使用用共同阻阻抗(ccommmon imppedaancee)而產產生。圖圖4(aa) 的的兩個子子電路因因為有著著共同的的接地阻阻抗，因因此會彼彼此影響響。另外外一種狀狀況則發發生在兩兩個子電電路共同同

8、使用同同一個電電源供應應器，圖圖4(bb)即為為此種狀狀況。若若是電路路(一)突然產產生較大大的電流流，則電電路(二二)的供供應電壓壓將會因因共用電電源線間間的共同同阻抗與與內阻而而降低。從從電路(二)流流出之數數位迥路路電流會會在共用用之迴路路阻抗產產生高頻頻數位雜雜訊，此此雜訊在在電路(一)的的迴路產產生接地地跳動，不不穩定的的接地會會嚴重衰衰減低頻頻類比電電路的訊訊號雜訊訊比，像像是運算算放大器器和類比比數位轉轉換器等等等。這這種藕合合效應可可藉由降降低共同同阻抗而而減弱(加寬電電源線的的拉線寬寬度)，但但內阻來來自電源源供應器器則無法法改變。此此種狀況況，在接接地迴路路的導線線也有相相

9、同的效效應，由由此可知知電源供供應器的的輸出阻阻抗(ooutpput imppedaancee)也會會影響電電路對雜雜訊的抵抵抗能力力。圖4. 經由共共同組抗抗而耦合合的雜訊訊雜訊的耦耦合也可可經由電電磁輻射射的方式式發生，此此種狀況況會發生生在所有有具有共共同輻射射電磁場場的電子子電路。電電流改變變就產生生電磁波波，這些些電磁波波會耦合合到附近近的導體體並影響響電路中中的其他他信號，如如圖5所所示。圖5. 經由電電磁輻射射耦合的的雜訊2.5 接收器器(reecepptorr)基本上所所有的電電子電路路都會發發射EMMI同時時又受到到EMII的干擾擾，因此此電子裝裝置的設設計，應應該既不不受外

10、在在EMII干擾源源的影響響，本身身也不應應成為EEMI的的干擾源源，此一一設計理理念即為為電磁相相容性(eleectrromaagneeticc coompaatibbiliity, EMMC)。大大多數電電子設備備的EMMI是藉藉由傳導導性方式式接收，少少數則來來自無線線電頻率率之輻射射接收。在在數位電電路中，最最臨限(mosst ccritticaal)的的信號通通常最易易受到EEMI的的干擾，例例如重置置、中斷斷以及控控制線路路信號。在在類比電電路中，類類比低階階放大器器、信號號轉換器器、補償償電路等等，則對對雜訊干干擾最為為敏感。2.6 解決EEMC的的系統設設計電子設備備的電磁磁相

11、容性性(EMMC)應應被視為為系統規規格來預預先考慮慮而非事事後補救救。一個個電子設設備如果果它與環環境不會會相互影影響，即即具備電電氣相容容性。如如果設計計工程師師未能在在設計初初期及慎慎重考慮慮此一問問題，那那麼雖然然因忽略略EMII的設計計而縮短短了設計計時間，並並且完成成功能測測試而量量產，然然而在產產品上市市之後，不不明的EEMI干干擾現象象就非預預期地出出現了。這這種產品品危機的的解決方方法通常常會受到到相當的的挫折，增增加不必必要的虛虛耗及產產品後續續改善時時間的延延長，這這都浪費費時間、金金錢與耐耐性，其其結果常常導致產產品的失失敗。EMC 應該如如同其他他被確認認的系統統規格

12、一一樣納入入系統的的裡設計計規格，事事實上有有些機構構，像是是美國聯聯邦通訊訊委員會會 (FFCC)、軍方方及國際際性機構構都為一一般電腦腦設備設設立標準準，設計計者應根根據這些些規格事事先納入入考慮，並並設計產產品原型型加以測測試。因因此， EMCC在系統統設計時時應優先先考慮，而而非在問問題發生生後才加加東拼西西湊的加加以補救救， EEMC的的系統設設計應成成為一種種符合經經濟效益益的設計計觀念。電磁干擾擾的防治治雖然有有很多方方法，但但主要可可歸納為為兩種不不同的型型式：降降低電磁磁干擾的的散佈與與提高增增電磁干干擾的免免疫能力力。經由由適當的的系統設設計可以以抑制電電磁干擾擾的散佈佈；

13、如果果問題仍仍然持續續，就得得研究不不同方式式的遮蔽蔽去包住住發射體體。電路路對雜訊訊的敏感感性可藉藉由電路路設計的的加強以以及使用用遮蔽物物來降低低電路對對電磁干干擾敏感感性。以以下有關關 PCCB 佈佈局技術術的討論論著重於於以 PPCB 的佈線線原則來來降低發發射體雜雜訊的強強度與提提昇電路路對雜訊訊的免疫疫能力。 3. PPCB的的佈局原原則3.1 元件的的放置PCB 佈局之之前應先先注意將將元件放放置(pplaccemeent)在適當當的位置置，一方方面需考考慮電路路板外部部接線端端子的位位置，另另一方面面也需考考慮不同同性質的的電路應應予以適適當的區區隔。低低階類比比、高速速數位以

14、以及雜訊訊電路(繼電器器、高電電流開關關等等) 應加加以分隔隔以降低低子系統統間的耦耦合。當當放置元元件時，應應同時考考慮子系系統電路路間的內內部電路路繞線，特特別是時時序及震震盪電路路。為了了去除EEMI的的潛在問問題，應應該系統統化的檢檢查元件件放置與與線路佈佈局，返返覆檢視視及修正正佈線一一直到確確定所有有的 EEMI風風險降低低到最低低為止，簡簡而言之之，事先先的防範範是將低低EMII干擾問問題的首首要原則則。圖66說明不不同性質質電路的的區隔概概念。圖 6. 將PPCB上上不同性性質的電電路予以以隔離3.2 接地的的佈局一個電子子設備的的設計關關鍵即在在於具有有強韌的的與可靠靠的電源

15、源系統，而而接地佈佈局尤為為其中關關鍵。事事實上，接接地可視視為所有有好的PPCB設設計的基基礎。大大部分的的EMII問題皆皆可藉由由良好的的接地來來解決。3.3 接地雜雜訊的定定義降低地線線雜訊對對系統影影響的關關鍵在於於瞭解產產生接地地雜訊的的機制。接接地雜訊訊的主要要關鍵在在於所有有的地線線都有些些微的阻阻抗，對對所有的的電路而而言，電電流都必必須流經經地線，那那些有限限的接地地阻抗電電就會在在地線上上產生壓壓降，這這些壓降降則會耦耦合到相相關的電電路而形形成雜訊訊。由於傳輸輸線具有有電感性性(雜散散電感)，因此此線上的的瞬間突突波電流流(suurgee cuurreent)，將引引發極

16、大大的脈衝衝電壓。電電感的端端電壓與與其流過過之電流流有下列列關係：高頻率數數位系統統當電晶晶體開關關時曾產產生突波波電流；類比系系統則在在負載電電流改變變時產生生瞬間的的電流變變化。舉舉例來說說，一個個閘在ON而載有有4 mmA的電電流時，突突然開關關切到OFFF且現現在載有有0.66 mAA的電流流，假設設開關時時間為44 mssec，載載有4550 mmH的電電感信號號的導體體，此時時所產生生的電壓壓突波為為：如同稍早早提到的的，較快快速的系系統產生生較快的的上升時時間；假假設在一一個產品品生命週週期中的的下一個個設計具具更快速速的時鐘鐘頻率，如如果新邏邏輯的上上升時間間是舊的的兩倍，則

17、則新設計計的雜訊訊也是舊舊的二倍倍強度。大大部分的的數位系系統較類類比系統統具有更更高的雜雜訊免疫疫力。接接地系統統的低階階雜訊會會嚴重的的影響類類比系統統低階訊訊號放大大器的訊訊號品質質，雜訊訊也會因因共同阻阻抗而耦耦合到其其它相關關電路，圖圖7說明明在共同同阻抗情情況下的的信號耦耦合傳導導方式。圖 7. 共同同阻抗耦耦合圖7 中中兩個信信號匯合合端的電電壓分別別產生自自類比與與數位的的子電路路系統，由由於共同同阻抗ZZ3使得得兩者彼彼此分享享產生的的雜訊，在在系統接接地點和和匯合點點之間，將將產生一一個偏移移(offfseet)。在在數位系系統中，此此偏移將將成為是是動態的的雜訊，且且會影

18、響響到類比比電路低低階訊號號的高頻頻響應。3.4 降低接接地雜訊訊一個設計計良好的的接地系系統其優優點是課課在不增增加元件件成本的的前提下下提高係係同的電電磁相容容性。一一個良好好的接地地系統的的基本目目標是降降低流過過接地阻阻抗的電電流所產產生的雜雜訊電壓壓。因此此，設計計接地系系統時，一一個基本本的問題題是，電電流如何何在系統統中流動動?靜音音和雜訊訊的接地地迴路是是否混雜雜在一起起？根據系統統使用的的電路類類型與工工作頻率率，設計計具有低低阻抗路路的接地地迴路。大大部分以以為處理理器為主主的系統統都含有有高頻數數位邏輯輯與低階階類比電電路，有有些系統統甚至具具有易產產生雜訊訊的繼電電器和

19、高高電流開開關。如如同前面面所提到到的，這這些電路路應該予予以區隔隔且接地地迴路不不能混雜雜一起，相相似的電電路應該該放置在在一起。高速數位位電路必必須對所所有的迴迴路提供供低阻抗抗的線路路；設計計接地系系統要儘儘可能包包含很多多的平行行接地線線路，這這會減少少接地迴迴路的電電感。此此概念推推至極至至，即形形成接地地平面；雖然接接地平面面能最有有效的降降低接地地雜訊，但但多層PPCB將將提高成成本，因因此必須須整體考考量，決決定採行行的方式式。如果接地地平面不不夠經濟濟，那就就使用單單點接地地。單點點或星狀狀接地連連結所有有接地繞繞線到終終端接地地點，此此法可降降低系統統間的共共同阻抗抗。雖然

20、然由於空空間的限限制，使使得此法法在實際際佈線時時可能造造成困難難，但降降低共同同阻抗則則是設計計的基本本原則。導體電感感與其直直徑或寬寬度成反反比但正正比於其其長度。減減少電感感要儘可可能使用用短和寬寬的繞線線，以445度的的繞線取取代900度以減減少傳輸輸反射。我們應當當記住電電流最後後終會流流回源端端，在某某些電路路板佈局局中，不不適當的的電路佈佈局會形形成一個個種對電電磁輻射射極為敏敏感的大大迴路，並並將雜訊訊耦合到到接地系系統中。一一般規則則是儘可可能減少少接地迴迴路(ggrouund looop)的的尺寸，圖圖8為二二層PCCB單點點接地系系統的例例子。圖圖9是一一個具有有三種不不

21、同接地地系統的的印刷電電路板地地線佈線線配置，其其中包含含了較易易產生雜雜訊的電電路(oon bboarrd sswittchiing powwer suppplyy, rrelaay, basse ddrivve, higgh-ccurrrentt swwitcchinng ddeviicess)、低低階類比比訊號處處理電路路(A/D, D/AA, aanallog fillterr)、高高頻數位位電路(MCUU, DDSP, meemorry)，這這三種不不同性質質電路的的地線，應應當分別別拉線、彼彼此隔離離，再以以單點方方式予以以連接。圖 8. 單點點接地的的電源系系統圖 9. 一個個具

22、有三三種不同同接地系系統的印印刷電路路板地線線佈線配配置圖 100. 印印刷電路路板的網網狀地線線配置3.5 電源線線的佈局局與解耦耦PCB 的地線線佈局完完成之後後，接下下來就是是電源線線的佈局局。若空空間許可可，電源源線應與與地線平平行，但但從實際際觀點而而言，此此點未必必可行。電電源線的的雜訊通通常可藉藉由適當當的電源源濾波電電容與解解耦電容容將之濾濾除，網網狀的地地線(或或接地平平面)較較網狀的的電源線線更為重重要，因因此佈局局時，應應優先考考慮地線線的佈局局，其次次再考慮慮電源線線的佈局局。以下下說明一一些電源源線雜訊訊抑制的的方法Ottt, 119888, ppp. 2866-29

23、92。圖 111. 電電源線的的瞬間突突波電流流 (aa) 未未加 (b) 加上解解耦電容容3.6 電源線線的雜訊訊耦合PCB上上的邏輯輯閘開關關時，在在電源線線上會產產生暫態態的脈衝衝電流，由由於電源源線多少少具有微微小的電電感性，如如圖111(a)所示，因因此在電電源端產產生雜訊訊干擾。電電源線的的電感可可藉由多多層PCCB(電電源平面面)來降降低，或或使用較較慢的邏邏輯降低低開關的的速度，但但前者將將增加成成本，而而後者則則降低了了系統的的性能。在在使用雙雙層PCCB的前前提下，電電源線的的雜訊干干擾可藉藉由解耦耦電容來來降低。PCB的的解耦電電容可分分為兩類類，一類類是置於於IC旁旁的

24、削尖尖電容(desspikkingg caapaccitoor)，另另一類則則是置於於電源端端的大型型解耦電電容(bbulkk deecouupliing cappaciitorr)。 IC旁旁的削尖尖電容其其特質為為容量小小、頻寬寬高，目目的在於於提供IIC開關關時的瞬瞬間脈衝衝電流。但但這些電電容也需需補充瞬瞬間所損損失的電電荷，這這就必須須藉由PPCB電電源輸入入端的大大型解耦耦電容來來補充電電荷，其其等效電電路如圖圖11(b)所所示，放放置的位位置則如如圖100所示。電源端的的大型解解耦電容容其數值值雖然不不是非常常關鍵，但但至少應應10倍倍於所有有IC削削尖電容容的總和和，也應應放置

25、於於PCBB的電源源輸入端端。小的的0.ll mF電容容也可應應用於電電源端與與之並聯聯以去除除高頻雜雜訊，這這些電容容應該儘儘量靠近近電源端端。通常常15到到20個個邏輯IIC即需需一個大大型解耦耦電容，若若PCBB上有較較多的IIC，則則每155到200個邏輯輯IC附附近就應應適當的的放置一一個大型型解耦電電容。對於以MMCU為為主的PPCB來來說，一一個大型型解耦電電容(bbulkk deecouupliing cappaciitorr)通常常已足夠夠。良好好的解耦耦電容應應具有較較小的等等效串連連電感，鉭鉭電解電電容(ttanttaluum eelecctroolyttic cappa

26、ciitorr)或金金屬化多多碳電容容(meetallizeed ppolyycarrbonnatee caapaccitoor)都都有較小小的內部部電感(intternnal indducttancce)，是是適當的的選擇，但但鋁電解解電容(aluuminnum eleectrrolyyticc caapaccitoor) 的內部部電感通通常遠高高於前者者，因此此不適宜宜作為電電源解耦耦電容。圖12. 數位位IC解解耦電容容的安置置與佈線線3.7 數位IIC的削削尖電容容(deespiikinng ccapaacittor)數位ICC旁的削削尖電容容其特質質為頻寬寬高9115-1150 MH

27、zz)、容容量小(4700-10000 pF)，目的的在於提提供ICC開關時時的瞬間間脈衝電電流。削削尖電容容並非愈愈大愈好好，符合合上述條條件的最最小電容容，即是是最佳選選擇，儘儘量少用用大於00.1mmF的電電容。數數位ICC的頻率率愈高，則則電容愈愈小。00.l mF電電容用在在高達ll5 MMHz的的系統頻頻率，若若超過ll5 MMHz以以上，就就使用00.0ll mFF的電容容。高頻頻寬、低低電感的的碟狀陶陶瓷電容容(diisk cerramiic ccapaacittor)或是多多層陶瓷瓷電容(mulltillayeer cceraamicc caapaccitoor)適適合用來來

28、做為IIC間的的削尖電電容。DDRAMM由於需需要reefreesh chaargee，因此此需要較較大的削削尖電容容，通常常2566 K的的DRAAM需要要0.ll mFF的削尖尖電容。儘可能將將電容靠靠近ICC擺置，VVcc和和GNDD腳位在在晶片的的對面端端之標準準會形成成對EMMI敏感感的迴路路，如果果IC的的電源端端靠近則則迴路是是相當小小的，圖圖12說說明一個個典型邏邏輯ICC的電容容擺置，把把電容放放在Vccc和GGND的的中間位位置。3.8 電源線線濾波器器 (PPoweer LLinee Fiilteer)如果需要要進一步步濾除電電源線的的雜訊，可可使用LLC或pp 濾波波器

29、(圖圖13)，儘量量將濾波波器靠近近元件，而而將其它它的信號號繞線在在濾波器器的附近近。圖13. 電源源濾波器器陶鐵磁珠珠(feerriite beaad)也也可用來來濾掉不不想要的的系統高高頻雜訊訊Ottt, 19888, pp. 1552-1156，它們們提供一一種較便便宜的方方式來增增加高頻頻衰減，但但對直流流或低頻頻訊號則則不會造造成訊號號的衰減減，對於於消除ll MHHz以上上的雜訊訊最為經經濟有效效。陶鐵鐵磁珠的的阻抗通通常低於於l000，主要要應用於於低阻抗抗的電源源電路，如如電源供供應器、CC級功率率放大器器、諧振振電路與與SCRR開關電電路等。如如果單珠珠未能有有效濾除除高頻

30、雜雜訊，也也可將多多珠串連連或多繞繞幾圈，但但須注意意圈數的的增加，將將提高雜雜散電容容，這對對高頻雜雜訊的濾濾除是不不利的。陶陶鐵磁體體珠子是是圓柱形形且能在在導體上上滑動，用用在電源源供應器器時，應應將磁珠珠靠近PPCB的的電源輸輸出端，如如圖144所示。圖14. 抑制制高頻雜雜訊的fferrritee beead安安置於電電源供應應器PCCB的電電源輸出出端3.9 信號佈佈局電源線與與地線佈佈局完之之後，接接下來的的就是信信號線的的佈局了了。在佈佈局數位位和類比比混合信信號的PPCB時時，勿將將數位和和類比信信號混雜雜，電路路板上的的數位電電路、類類比電路路、以及及易產生生雜訊的的電路應

31、應予以區區隔，88如圖所所示。試試著先繞繞線最為為敏感的的線路，並並去除電電路間的的耦合路路徑。通通常與數數位電路路或雜訊訊產生電電路介面面的低階階類比電電路最容容易受到到干擾，在在繞線時時應格外外謹慎。3.100 數位位電路的的雜訊與與佈線類比電路路的雜訊訊通常來來自於電電路板的的外部，然然而數位位電路的的雜訊則則往往由由內部產產生，因因此如何何降低內內部雜訊訊是數位位電路板板佈線的的首要考考量因素素。在MCUU為主的的系統中中最敏感感的信號號是時序序、重置置和中斷斷線路，震震盪器在在開機時時尤為敏敏感。千千萬不要要將這些些線路與與高電流流開關線線路平行行，如此此易於被被電磁交交互耦合合信號

32、破破壞。此此效應容容易破壞壞MCUU經由中中斷碼的的執行，引引起非預預期的重重置或中中斷。時時序信號號受到干干擾，將將造成失失相(llosee phhasee)使整整個系統統失去同同步，由由於MCCU的執執行是依依據適當當的時鐘鐘脈波，因因此不要要期望它它們能在在EMII的干擾擾下恢復復正常操操作。震盪器或或陶瓷共共振時鐘鐘是一種種RF電電路，必必須繞線線以減少少它的發發射位準準及敏感感性。圖圖15以以一個震震盪器或或陶瓷共共振器與與DIPP包裝的的例子來來說明，儘儘量將震震盪電路路的配置置靠近MMCU，若若是震盪盪器或陶陶瓷共振振器的本本體很長長，就放放在PCCB之下下並將包包裝接地地。如果

33、果震盪器器在PCCB之外外，就將將MCUU放在離離PCBB連接器器的附近近，不然然，就將將MCUU儘量擺擺近震盪盪器以縮縮短繞線線距離。震震盪線路路的地線線應該連連接元件件可能使使用最短短繞線的的接地腳腳位，電電源和接接地腳應應該直接接繞線到到PCBB的電源源部分。圖圖16 說明PPCB 挈b的的?/FFONTT II/O接接地與II/O電電纜線的的解耦電電容佈線線方式。3.111 類比比電路的的雜訊與與佈線低階信號號(loow-lleveel ssignnal)容易受受到數位位信號的的干擾；如果類類比和數數位信號號必須混混雜，要要確定彼彼此的線線路相交交成900度角，這這將會降降低交互互耦合

34、(crooss couupliing)的效應應。如果類比比電路的的siggnall reeferrencce未與與數位線線路隔離離的話，類類比-數數位轉換換器的訊訊號會受受到嚴重重的干擾擾，因此此不可將將數位電電源和接接地直接接輸入類類比-數數位轉換換器的ssignnal reffereencee線路。這這些腳位位應直接接繞線自自母板的的電源端端之參考考電壓，此此電壓參參考腳位位應用 l KK歐姆的的電阻和和l.00 mFF電容來來濾波。圖 155. 石石英或陶陶瓷共振振電路的的線路佈佈局圖 166. PPCB乾淨的的I/OO接地地與I/O電纜纜線的解解耦電容容佈線方方式4. PPCB 佈局降

35、降低雜訊訊的檢查查要項以下列出出在量產產線路板板之前的的詳細檢檢查表，這這些檢查查項目是是集合巿巿場經驗驗以及實實作應用用的經典典Moontrrosee, 119966; OOtt, 19988。4.1 抑制雜雜訊源n 在符合設設計規格格的前提提下，使使用最低低頻率的的時鐘以以及最和和緩的上上升時間間。 n 如果時鐘鐘電路在在電路板板外，則則將相關關之時序序電路(如MCCU)靠靠近連接接器，否否則，就就放在母母板中間間。 n 將震盪器器平放於於PCBB並接地地。 n 儘可縮小小時序信信號的迴迴圈區域域。 n 將數位II/O驅驅動器(diggitaal II/O driiverr)放置置於PCC

36、B外緣緣。 n 將進入PPCB的的信號予予以適當當濾波。 n 將離開PPCB的的雜訊信信號予以以適當濾濾波。 n 使用碟狀狀陶瓷電電容(ddiskk ceerammic cappaciitorr)或是是多層陶陶瓷電容容(muultiilayyer cerramiic ccapaacittor) 做為為數位邏邏輯ICC的削尖尖電容。 n 儘量將數數位ICC之deespiikinng ccapaacittor靠靠近ICC旁邊。 n 使用排線線包裝的的OP放放大器，將將+端接地地，以-端端作為輸輸入信號號端。 n 提供適當當的突波波阻尼(surrge abssorbber)給繼電電器線圈圈。 n 使

37、用455度角(圓弧更更佳)的的繞線以以取代990度角角來減少少高頻輻輻射。 n 如果需要要，在產產生高頻頻雜訊的的電源線線用feeed-thrrouggh ccapaacittor連連接外部部。 n 如果需要要，在產產生高頻頻雜訊的的電源線線串接陶陶鐵磁珠珠(feerriite beaad)以以濾除高高頻雜訊訊。 n 將shiieldd caablee兩端均均接地(但並非非作為地地線)，以以降低電電磁輻射射。 4.2 減少雜雜訊耦合合n 如果經濟濟許可，使使用多層層電路板板來分開開PCBB上不同同性質的的電路。44層板PPCB，通通常外面面的兩層層為訊號號，中間間兩層為為電源層層(poower

38、r laayerr)與地地線層(grooundd laayerr)。如如電路板板為數位位類比混混合電路路，應將將數位與與類比的的跑線分分別佈線線，最後後再將地地線予以以單點連連接。 n 對單層及及雙層線線路板使使用單點點電源和和接地的的佈局。如如採用雙雙層線路路板製作作以微處處理器為為基礎的的控制板板(數位位類比混混合電路路)，則則應特別別注意數數位與類類比電路路電源源線與與地線線的佈佈局。 n 選用晶片片組以縮縮短時序序的傳輸輸線。 n 將diggitaal II/O晶晶片組安安置於PPCB邊邊緣並靠靠近連接接器。 n 高速邏輯輯閘僅限限用於特特定功能能之電路路。 n 對電源和和接地使使用寬

39、繞繞線。 n 保持時序序繞線、匯匯流排和和晶片致致能與II/O腳腳位和連連接器分分隔開。 n 儘量將數數位信號號線路(尤其是是時鐘信信號)遠遠離類比比輸入和和電壓參參考腳位位。 n 當與混合合信號轉轉換器並並用時，勿勿將數位位和類比比線路相相交，信信號的繞繞線要彼彼此遠離離。 n 分隔雜訊訊與低階階類比訊訊號腳位位。 n 將時序信信號與II/O信信號垂直直繞線。 n 將時序電電路遠離離I/OO訊號線線。 n 儘量使敏敏感腳位位的長度度愈短愈愈好。 n 用寬扁的的繞線處處理重要要的線路路，並在在繞線的的每一邊邊採用接接地保衛衛環。 n 勿將敏感感的訊號號線與高高電流、快快速交換換信號並並行。 n

40、 縮短解耦耦電容的的腳位長長度。 n 高頻線路路應保持持短而直直接。 n 縮短時序序與其他他週期性性信號的的繞線長長度。 n 避免繞線線於震盪盪器和其其它對雜雜訊極度度敏感的的電路之之下。 n 過濾任何何進入包包含敏感感線路的的訊號線線。 n 當低階信信號與雜雜訊腳位位位於同同一個連連接器上上時，例例如扁狀狀電線(flaat ccablle)，儘儘量將之之分離並並以地線線置於其其間。 n 避免低階階(loow-lleveel)、低低頻(llow-freequeencyy)電路路的接地地迴路(grooundd looop)。 n 將雜訊線線扭絞(twiisteed)以以抵消相相互間之之耦合與與電磁輻輻射。 n 使用所有有IC內內的電源源和接地地腳位，勿勿空接。 4.3 降低雜雜訊吸收收n 儘量避免免任何信信號迴圈圈，否則則就減少少迴圈範範圍。 n 分隔信號號、雜訊訊和硬體體電源和和接地。 n 使用可選選擇頻率率的濾波波器來應應用。 n 連接所有有未用到到的輸入入到電源源或接地地。 n 在所有的的類比參參考電壓壓加旁路路電容。 n 將管狀電電容(ttubuularr caapaccitoor)的的外圍箔箔片接地地。 n 將電解電電容並聯聯一個高高頻電容容。 n 對高效率率類比及及混合信信號ICCS不要要使用IIC座。