计算机原理与设计习题.ppt

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1、计算机原理与设计习题,2,简述RISC和CISC的主要差别。,CISC（Complex Instruction Set Computer）是对那些具有复杂指令系统的CPU的总称，CISC指令系统往往提供丰富的寻址方式，每条指令长短不一，常用的指令较短，不常用的指令较长，设计CPU时往往采用微程序的方法来实现这些指令，CISC的优点是代码紧凑，使用较少的存储器，缺点是实现复杂的指令需要较多的芯片面积而且不利于流水线操作。 RISC（Reduced Instruction Set Computer）是对那些具有简单指令系统的CPU的总称，RISC指令系统的特点有两个，一是指令长度固定，这有利于流水

2、线CPU的设计，二是所谓的Load/Store结构。,3,假设我们有两台计算机M1和M2。M1的主频是1GHz，M2的主频是2GHz。每台计算机的指令都有4类，它们的CPI分别为1、2、3和4。当同样一个用高级语言编写的程序在两台机器上分别编译执行时，我们得到下表所列的结果。,其中的百分比是执行时每类指令出现的频率。试分别计算该程序在两台机器上的执行时间。如果单从执行时间上考虑，哪一台机器的性能更好？,4,解题思路：,解：,5,试计算上题中两台计算机的MIPS（Million Instructions Per Second），即每秒能执行多少百万条指令。,解题思路： 解：,6,如果使用1000

3、000个CPU构建一个并行系统并想得到单CPU系统500000倍的性能，那么程序中允许出现的串行执行的代码的比例应该不超过多少才行？,解题思路： 解：,7,试用多个32位二选一多路器mux2x32设计一个32位的八选一多路器mux8x32。,解题思路： 解：,8,试分别用结构描述、数据流描述和功能描述三种风格写出带有使能端的3-8译码器的Verilog HDL代码。提示：功能描述风格的语句可用e=enan。,结构描述 decoder3egate.v 数据流描述 decoder3dataf.v 功能描述 decoder3func.v,9,用Verilog HDL设计一个异步清零再加上使能端e的3

4、2位D触发器（dffe32）。,参考代码 dffe32.v,参考代码 addsub32.v,试设计一个32位的加减法器，增加一个输出信号v来指出结果是否上溢。,10,用补码计算下列各式中两个数的和。（1）x=0.11001 y=-0.10111（2）x=0.10010 y=0.11000,解：,11,用补码计算下列各式中两个数的差。（1）x=-0.01111 y=0.00101（2）x=0.11011 y=-0.10010,解：,12,用补码Booth乘法计算x=0.1010,y=-0.0110的积x*y。,解：,13,使用功能描述风格的Verilog HDL(casex)重新设计ALU并仿真

5、。,参考代码 alufunc.v,在ALU中添加一位标志位v（输出），判断带符号数计算时的溢出。,参考代码 alu_v.v,14,试实现sla(Shift Left Arithmetic)指令（算术左移、保持正负不变）。,参考代码 sla.v,用功能描述风格的Verilog HDL设计单周期CPU。,参考代码 sccpu.v,15,假定某变量x 存放在寄存器R1 中为1111 1111 1111 1111 1111 1011 1100 0000B，则变量x 在屏幕上用16 进制显示为 。 若x 的类型为int，则x 的值为 ； 对R1 进行算术左移4 位后的值在屏幕上显示为 ； 对R1 算术右

6、移4 位后为 ； 对R1 逻辑右移4 位后为 。,0 x FFFFFBC0,-1088,0 x FFFFBC00,0 x FFFFFFBC,0 x 0FFFFFBC,以下是用C 语言写的一个传统的While 语句： while (savei = k ) i += 1; 假设i 和k 对应于寄存器$s3 和$s5，数组save 的基址存放在$s6 中，对应的MIPS 汇编代码为： 假定loop 的开始位置在内存80000 处，则上述循环的MIPS 机器码为： 根据上述给出的叙述，回答下列问题。 （1） 上述给出的MIPS 机器码中有一处错误，你能找出来吗? （2） MIPS 内存空间的编址单位是

7、多少? （3） 解释为什么指令“sll $t1, $s3, 2”能实现4*i 的功能? （4） 该循环中哪些是R-型指令? 哪些是I-型指令? （5） $t0 和$s6 的编号各为多少? （6） Exit 的值是多少？要求说明其含义和计算过程。 （7） 指令“j loop”的操作码是什么（用二进位表示）? （8） MIPS 中分支指令和跳转指令的跳转范围分别是什么? （9） 数组save 的每个元素占几个字节?,17,（1） 上述给出的MIPS 机器码中有一处错误，你能找出来吗? 答：第一条指令中的倒数第二个字段的值应该是2，而不是4，表示左移的位数。 （2） MIPS 内存空间的编址单位是多

8、少? 答：字节。从上图可看出，每条指令32 位，占4 个地址，所以一个地址中有8 位。 （3） 解释为什么指令“sll $t1, $s3, 2”能实现4*i 的功能。 答：因为这是左移指令，左移2 位，相当于乘22=4。 （4） 该循环中哪些是R-型指令? 哪些是I-型指令? 答：从上图可看出，第1-2 条为R-型，第3-5 条为I-型。 （5） $t0 和$s6 的编号各为多少? 答：从第3 和4 条指令，可看出$t0 的编号为8，第2 条指令看出$s6 的编号为22。,18,（6） Exit 的值是多少？要求说明其含义和计算过程。 答：Exit 的值是80024，其含义是循环结束时跳出循环

9、后执行的首条指令的地址，由当前条件转移指令（分支指令）的地址80012，加上4 得到下条指令的地址，然后再加上相对位移量2*4 得到。 80012+4+2*4=80024。（如果答Exit 为2 也算对，此时其含义就是转移到的目标指令相对于当前条件转移指令的指令条数，所以计算时，需要将指令条数转换为地址位移量，所以要乘以4。） （7） 指令“j 20000”的操作码是什么（用二进位表示）? 答：其操作码为“000010”。,19,（8） MIPS 中分支指令和跳转指令的跳转范围分别是什么? 答：因为分支指令（条件转移指令）的相对位移量的范围为：-215 到+（215-1），但这是相对于分支指令

10、的下条指令而言的，所以，相对于当前分支指令而言，转移范围为：-（215-1）到+215 条指令。 即：往前跳，最多跳到第32767 条指令（相当于32767x4=131068 个单元），往后跳，最多跳到第32768 条指令（相当于32768x4=131072 个单元）。 因为无条件跳转指令的目标地址范围为：0 到226-1（相对于下条指令），所以，相对于本条指令而言，其转移范围为：1 到226 条指令。即：相对于当前跳指令而言，最近就跳到下条指令，最远跳到后面的第226 条指令。 （9） 数组save 的每个元素占几个字节? 答：因为每次循环取数，其下标地址都要乘以4，所以是4 个字节。,20

11、,假设各主要功能单元的操作时间为： 读存储器：10ns，写存储器：5ns ALU和加法器：10ns 寄存器堆（读/写）：5ns 而MUX、控制单元、PC、扩展器和传输线路没有延迟，若各类指令的执行次数占总数的比例为：20%取数、10%存数、50%ALU、15%分支、5%跳转，则下面实现方式中，哪个更快？快多少？ 每条指令在一个固定长度的时钟周期内完成； 每条指令在一个时钟周期内完成，但时钟周期是可以根据指令类型动态变化的。,21,解：,方式（1）： 时钟周期由最长指令来决定，应定load指令，为40ns； 一条load指令的执行时间：取指令10ns，读寄存器堆5ns，ALU计算地址10ns，读

12、存储器10ns，写寄存器堆5ns，总的时间是40ns。,方式（2）： 时钟周期取各条指令所需时间，计算出平均时钟周期长度为：,22,试比较单周期CPU与多周期CPU各自的优缺点。,单周期CPU用一个时钟周期执行一条指令，而确定时钟周期的时间长度时要考虑执行时间最长的指令，以此定出CPU的时钟频率，不管指令的复杂程度如何，单周期CPU都花费相同的时间去执行，这造成了时间上的浪费； 多周期CPU的中心思想是把一条指令的执行分成若干个小周期，根据每条指令的复杂程度使用不同的小周期去执行，这可以更有效利用时间，有利于流水线设计，但控制部件较单周期CPU的更复杂一些。,23,我们在叙述单周期CPU与多周

13、期CPU的设计方法时使用了相同的测试程序并给出了测试结果，从而我们知道了两种CPU在执行相同的测试程序时所用的时间。假设多周期CPU的一个时钟周期是4ns，而单周期CPU的一个时钟周期比多周期CPU的5倍略短一些，比如19ns。试从执行时间上比较两种CPU执行测试程序时的性能。,24,解：测试程序中共执行32条指令，其中：,25,用Verilog HDL设计图6.7的中断控制器电路。,参考代码,试书写Verilog HDL代码，以完全彻底的功能描述风格实现多周期CPU的设计并给出仿真波形。,参考书上190页后的代码,26,假设某台机器有4 级中断，其硬件排队优先次序为1234，中断处理优先次序

14、为3124，要求： （1） 给出每级中断的中断屏蔽码（假设“1”表示允许，“0”表示禁止） （2） 假设在执行主程序时，1、2、3、4 级中断同时有请求，请画出CPU 执行程序的轨迹。,27,中断屏蔽位表,28,中断请求处理图,29,1 、什么是存储器的带宽？若存储器的数据总线宽度为16位，存储周期为100ns，则存储器的带宽是多少？ 答：存储器的带宽是指单位时间内存储器所能存取的最大信息量，通常以bps或Bps作为度量单位。数据总线宽度为16位，存储周期为100ns的存储器的带宽为： 16b/(100ns)=16b/(100*10-9s)=160Mbps 2、一个字长为32位的计算机，其存储

15、容量为128KB，按字节编址和按字编址的寻址范围各是多少？ 答：128KB=217B，如果按字节编址，需要217个地址，则需要17位地址线，寻址范围为0217-1；若按字编址，则每个字占一个地址，128KB是32K（215）个字，需要15根地址线，寻址范围为0215-1。,30,3、一个64K32位的存储器，按字节寻址，其地址线和数据线各是多少位？ 答：32位说明数据线为32位；64K=216，按照字节寻址，需要16+2=18位地址线。 4、用2K4位的存储芯片构成一个具有14根地址线、8根数据线的存储器，试问： （1）该存储器的存储容量是多少KB？ （2）需要几片上述存储芯片？ 答：（1）数

16、据线为8根，即按字节寻址；地址线为14根，即寻址空间大小为214，故存储容量为16KB。 （2）需要2K4位的芯片数目为： （16K/2K）（8/4）=82=16 。,31,5、假定某计算机的cache共16行，开始为空，块大小为1个字，采用直接映射方式。CPU执行某程序时，依次访问以下地址序列：2,3,11,16,21,13,64,48,19,11,3,22,4,27,6和11。 要求： （1）说明每次访问是命中或缺失，试计算访问上述地址序列的命中率。 （2）若cache数据区容量不变，而块大小改为4个字，则上述地址序列的命中率又如何？,32,（1）访问缺失的情况有两种：一是Cache块内未

17、填充有效数据而引发的缺失；二是Cache块内存在有效数据，但该数据不是需要的数据，即因采用直接映射方式，其它地址的数据映射到并占用此块，发生冲突，从而引发缺失。 将访存地址序列2,3,11,16,21,13,64,48,19,11,3,22,4,27,6,11对16进行求余，可得到各地址映射对应的Cache块号； 该序列的访问命中情况命中如下： 2，3，11，16，21，13，64，48，19，11，3，22，4，27，6，11,33,cache采用直接映射方式，其数据区容量为16行1字/行=16字；主存被划分成1字/块，所以，主存块号=字号。因此，映射公式为：cache行号 = 主存块号 m

18、od 16 = 字号 mod 16。 开始cache为空，所以第一次都是miss，以下是映射关系（字号-cache行号）和命中情况。 2-2: miss，3-3: miss，11-11: miss，16-0: miss, 21-5: miss，13-13: miss，64-0: miss、replace， 48-0: miss、replace，19-3: miss、replace，11-11: hit, 3-3: miss、replace，22-6: miss， 4-4: miss，27-11: miss、replace，6-6: miss、replace，11-11: miss、replac

19、e。 只有一次命中！ 因而，命中率为1/16。,34,（2）若数据区容量不变，当块大小为4个字时，cache仅有4个cache行，其地址映射方案变为： 块0：03，1619， 块1：47，2023， 块2：811，2427， 块3：1215，2831， 该序列的访问命中情况命中如下： 2，3，11，16，21，13，64，48，19，11，3，22，4，27，6，11 共命中4次，命中率为4/16，即1/4。,35,cache采用直接映射方式，数据区容量不变，为16个字，每块大小为4个字，所以，cache共有4行；主存被划分为4个字/块，所以，主存块号=字号/4。因此， 映射公式为：cache

20、行号 = 主存块号 mod 4 = 字号/4 mod 4。 以下是映射关系（字号-主存块号-cache行号）和命中情况。 2-0-0: miss，3-0-0: hit，11-2-2: miss，16-4-0: miss、replace，21-5-1、13-3-3: miss， 64-16-0、48-12-0、19-4-0: miss, replace，11-2-2: hit，3-0-0: miss、replace， 22-5-1: hit，4-1-1: miss、replace，27-6-2: miss、replace，6-1-1: hit，11-2-2: miss、replace。 命中4次。 因此命中率为4/16，即1/4。,谢谢！,