数字电路课程设计-电子钟

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1、一、 设计目的：1、 让学生掌握组合逻辑电路、时序逻辑电路及数字逻辑电路系统的设计、安装、测试方法；2、 进一步巩固所学的理论知识，提高运用所学知识分析和解决实际问题的能力；3、 初步掌握使用EDA（电子设计自动化）工具设计数字逻辑电路的方法，包括设计输入、编译、软件仿真、下载和硬件仿真等全过程；4、 经过查资料、选方案、设计电路、撰写设计报告、使学生得到一次较全面的工程实践训练，通过理论联系实际，提高和培养创新能力，为后续课程的学习，毕业设计，毕业后的工作打下基础。 二、设计要求要求和及采用的器件和软件1、电子钟具有下述功能： 、实验台上的六个数码管显示时、分、秒；、能使电子钟复位(清零)；

2、、能启动和停止电子钟运行；、在电子钟停止运行状态下，能够修改时、分、秒的值；、具有报时功能，整点时喇叭鸣叫。2、所用实验箱及芯片：ispLSI1016E-80LJ44芯片，TDS系列数字电路实验系统3、设计所用软件：ispEXPERT编程软件 三、设计思想及说明根据实验要求，设计出两个模60计数器和一个模24计数器分别接用来显示分、秒、时的阴极数码管，秒的模60计数器的进位信号作为分的计数器的时钟信号，分的进位信号作为小时计数器的时钟信号，同时将其作为喇叭的控制信号。另外，由于TDS实验系统可以提供脉冲的最小频率是100KHZ，因此为了为电子钟提供1HZ的脉冲，必须对实验箱提供的脉冲进行分频。

3、四、源程序 MODULE ssTITLE ssinputs clk,aclr,stop,aset1,aset2,aset3 pin;outputs s7.s0 pin istype REG; m7.m0 pin istype REG; h7.h0 pin istype REG; alarm pin;setsHF=h3.h0;HS=h7.h4;MF=m3.m0;MS=m7.m4;SF=s3.s0;SS=s7.s4;Temporary Variables Q3.Q0,P3.P0,W3.W0,U3.U0,O3.O0,cl0 node istype REG; V,bcounter node istyp

4、e REG; clk1,clk2,malarm,salarm node; Q=Q3.Q0; P=P3.P0; O=O3.O0; W=W3.W0; U=U3.U0; EQUATIONS Q.clk=clk; Q:=(Q+1)&!(Q=9); /100KHZ P.clk=(Q=9); P:=(P+1)&!(P=9); cl0.clk=(P=9); cl0=!cl0; O.clk=(P=9); O:=(O+1)&!(O=9); W.clk=(O=9); W:=(W+1)&!(W=9); U.clk=(W=9); U:=(U+1)&!(U=4); V.clk=(U=4); V:=!V; bcounte

5、r.clk=(U=4); bcounter:=stop; SF.clk=(!V&!bcounter)#(!aset1&bcounter)#(!V&!aset1); SF:=(SF+1)&!(SF=9); SS.clk=!(SF=9); SS:=(SS+1)&!(SS=5); clk1=(SS=5)&(SF=9);MF.clk=(!clk1&!bcounter)#(!aset2&bcounter)#(!clk1&!aset2); MF:=(MF+1)&!(MF=9); MS.clk=!(MF=9); MS:=(MS+1)&!(MS=5); clk2=(MS=5)&(MF=9);HF.clk=(!

6、clk2&!bcounter)#(!aset3&bcounter)#(!clk2&!aset3); HF:=(HF+1)&!(HF=9); HS.clk=!(HF=9); HS:=(HS+1)&!(HS=2); HF.aclr=aclr#(HS=2)&(HF=4); /24进制 HS.aclr=aclr#(HS=2)&(HF=4); SF.aclr=aclr; /复位 SS.aclr=aclr; MF.aclr=aclr; MS.aclr=aclr; salarm=(SS=0)&(SF=0); /报时 malarm=(MF=0)&(MS=0); alarm=cl0&salarm&malarm;

7、END五、程序分析及使用说明将S3.S0,S7.S4,M3.M0,M7.M4,H3.H0,H7.H4从右向左分别接在BCD数码管的接口上，SF.clk,MF.clk,HF.clk分别接秒，分，小时的时钟脉冲，从alarm引线接喇叭的输入借口，CLK接100KHZ的脉冲,stop,aclr都接开关，分别实现停止和复位的功能。Stop高电平时，正常工作，低电平是时钟暂停。Aclr高电平时，正常工作，低电平时复位清零。刚开始做设计时，一片茫然。不知道从何下手，后来通过资料了解到电子钟的基本工作原理，然后就只剩下写程序了。但able语言我们学的都不怎么好，本来题目中提示分成好几个模块，各个模块分别实现

8、一个功能，这样看起来程序比较有条理，思路也很清晰。但我们想这样还不如将所有的功能在一个模块中实现，这样做比较简单一些。在写程序的过程中，由于看到以前同学的设计，我们想到了可能在时钟脉冲变化时会产生竞争冒险，果然还是出现问题：在“停止-调表”状态和计时状态转换时，数码管显示的数出现无规律地跳变，而且跳变时有时无。问题出在什么地方呢？经过我们的仔细检查及同学的帮助，终于找到问题的所在原来在处理“停止-调表”状态和计时状态时存在竞争冒险，也就是这一句：SF.clk=(!V&!stop)#(!aset1&stop)这条语句意思是当停止stop信号无效（为0）时，秒钟的时钟信号为分频后的信号v(频率为1

9、秒，占空比50%)；当停止stop信号有效（为1）时，秒钟的时钟信号为手动设置信号，这样每按一下单脉冲，秒钟就计数加1。同理，分钟、小时钟也如此。冒险是这样的：当!V、!aset1同时为1时，SF.clk=!stop#stop。当stop从1变到0时，电路将出现冒险于是我们想到在后面再加上一个添加项（!V&!aset1）,使SF.clk=(!V&!stop)#(!aset1&stop)#(!V&!aset1)。这样冒险就消除了。另外我们看到以前的同学做的还提到了毛刺现象，我们一想这确实是个问题。还是脉冲变化引起的，我们想到另设一个二进制计数器bcounter取代stop,并使bcounter.

10、clk=(U=4)； bcounter:=stop； 这两句代码的意思是，bcounter在下一个时钟沿（时钟周期为0.5s）到来的时候取stop的值，这样就使得调整stop时只产生一个值，不会使秒钟一瞬间发生累加，从根本上解决了问题。六、设计心得： 这次实验之前自己很心虚，因为able语言学的实在不怎么好。我们也想到完全用硬件设计，但后来考虑到要是用硬件的话，将会用到太多的实验的仪器，这样比较麻烦。设计的目的也没有完全达到，于是我们就开始重新看书，把able语言又复习了一遍，虽然还有好多的语法，函数并没有看到。但对于设计来说已经影响不是太大，我们在总结前人的设计经验及方法上，通过改进，终于设计出了自己的电子钟。在设计的过程的中，我们在图书馆看到很多这方面的书，也在同学及老师那里了解到不少这方面的知识，在此感谢给我们提供帮助的同学和辅导老师，你们的帮助才让我们按时完成了设计。通过这次的课程设计我们对数字逻辑有了新的认识，将自己所学的知识运用到实践中去一直是我们学习的目的。我想在今后的学习中我们要更加注重理论与实践的结合。