基于EDA技术的电子秒表设计与实现课程设计

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1、课程设计任务书 题 目: 基于EDA技术的电子秒表设计与实现 初始条件：简述电子秒表的工作原理和措施的基本上，设计一种电子秒表，运用EDA软件完毕实际、编译、综合、优化和仿真测试等功能规定完毕的重要任务: 1.秒表共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分。2.整个秒表还需有一种启动信号和一种归零信号，以便秒表能随意停止及启动。 3.当最高位记到6时 停止计数 显示译码器所有显示零，并发出十声警报声。按下复位按钮后继续计数。时间安排：1）7月8日，查阅有关资料，学习设计原理。2）7月9日，方案选择和电路设计仿真。3）7月10 日，电路调试和设计阐明书撰写。4）7月12

2、日，上交设计成果及报告，同步进行答辩。指引教师签名： 年 月 日系主任（或责任教师）签名： 年 月 日摘要1Abstract21数字秒表的设计方案31.1 绪论31.2 设计方案的选择与论证31.2 数字秒表的性能41.3 数字秒表的具体设计方案52数字秒表的电路设计62.1 计数模块62.2 记忆模块72.4 译码模块92.5 原则时钟脉冲产生电路102.6 整体电路103数字秒表的软件设计113.1 端口定义113.2 数字秒表主程序123.3 记数模块子程序143.4 记忆模块子程序143.4 选择输出模块子程序154数字秒表的仿真与实验164.1 数字秒表的QUARTUS软件仿真164

3、.2 EDA实验箱的硬件仿真23总结25参照文献26附录1 数字秒表电路图27附录2 数字秒表白细表28附录3 数字秒表源程序代码29摘要本设计运用基于VHDL的DEA设计工具，采用大规模可编程逻辑器件的FPGA，通过设计芯片来实现系统功能。用EDA技术设计数字系统，在每一层次上，均有描述、划分、综合、和验证四种类型的工作。把系统设计输入到EDA软件，可以用图形输入，硬件描述语言或者两者的混合输入。划分、综合、和验证采用EDA软件平台自动完毕。其实是采用了模块化是设计思想，将整个设计化分为计数模块、记忆模块、选择输出模块和译码模块，一方面将各个模块的功能通过硬件描述语言描述出来，用QUARTU

4、S软件仿真波形验证其对的性。在此基本上将各个模块通过原件列化语句连接在一起，构成数字秒表电路系统，实现数字秒表的各个功能。在软件设计和软件仿真完毕后，再通过EDA实验箱进行硬件仿真，再次验证系统的对的性。用FPGA实现功能，使系统的可现场编程，现场仿真可像软件同样随时更改其功能，整个系统具有功耗低、多功能的特点、系统的精确度高，计时的速度快，可多路计时，比原有的控制系统既有更高的可靠性和实时性。核心词：数字秒表；EDA;FPCA;VHDL;QURATUS;模块化 Abstract This design based on VHDL DEA design tools, the large-sca

5、le programmable logic devices FPGA, through the design chips to realize the system function. Use EDA technology to design digital system, in each level, all have description, classification, and comprehensive, and validation of four types of work. The system design input to the EDA software, can use

6、 graphic, hardware description language or the hybrid input. Division, comprehensive, and validation using EDA software platform done automatically. Is actually using modular design thought is, will the whole design HuaFen for counting module, memory module, choose output module and decoding module,

7、 first by the function of each module of hardware description language describe them, with QUARTUS software simulation verify the correctness waveform. Based on the general each module through the original list statements together, to form a digital stopwatch circuit system, the realization of digit

8、al stopwatch each function. In software design and software simulation finish, again through EDA simulation experiment box hardware, verify the correctness of the system again. Using the FPGA function, the system can field programming, on-site simulation software can be like to change at any time it

9、s function, the whole system has the characteristics of low power consumption, multi-function, the system of high precision, the timing of the speed, can be more road time, than original control system has higher reliability and real-time.Keyword:Digital stopwatch;EDA;VHDL; QURATUS; modularization;1

10、数字秒表的设计方案1.1 绪论时间本是一种运动，如果宇宙静止不动，就没有所谓的时间了，时间的定义是由天体的运营所界定的。如果我们要在昼夜循环之间拟定出某个时刻，则非有“测量准则”不可。正由于人类社会浮现了这一新的局面，时间才有了定义，才有所划分。人类才开始为时间编上数目，并且计算得越来越精确。在许许多多的领域中我们需要对时间做精确的记录。由于这种需要的浮现，设计出一种高精度的计时器既有重要的意义。基于EDA的多路数字秒表由于其计时精确，辨别率高（0.01秒），在多种竞技场上得到看广泛的应用。本数字秒表可用于体育比赛。系统具有简朴，工作稳定可靠等长处，具有一定的实际意义。1.2 设计方案的选择与

11、论证方案一： 基于单片机的数字秒表设计 应用AT89S51单片机设计单片实现数字秒表，重要原理是应用单片机的定期/计数器的计数功能，对机器周期计数形成原则时间，然后通过单片机的并行口将记录的数据在外接的数码管上显示。设计系统原理图如下图。AT89S51电源电路复位电路时钟电路按键输入电路显示电路基于单片机设计的系统原理图方案二：基于DEA的数字秒表的设计 应用EDA技术，采用FPGA芯片，用VHDL描述语言，将系统的功能通过硬件描述语言描述出来，然后将程序下载到FPGA芯片，设计出自己的芯片，就可以实现数字秒表的功能。基于EDA的数字秒表设计原理框图如下图：FPGA芯片显示电路外围按键电路电源

12、基于EDA的数字秒表的设计原理图时钟产生电路 方案比较：两种方案实现数字秒表的功能具有诸多相似之处，都具有很强的可编程能力，功耗低，抗干扰能力强等，基于EDA设计的数字秒表比基于单片机设计的数字秒表最突出的长处就是它不易被解密，设计出来的产品具有自己的知识产权，通过两个方案的比较，此设计采用EDA技术来设计。1.2 数字秒表的性能 本数字秒表是基于EDA技术来设计，涉及4个功能键，分别是计数键（JISHU）、选择输出键（SELECT1）、停止计数键（STOP）、清零键（CLR）。4个键的功能分别如下：计数键的作用是用来把目前所记录的时间保存到寄存器中，每按一次就将当次的时间记录到相应的寄存器当

13、中选择输出键的作用是用来将记录在寄存器中的数据分别输入到译码器中从而反别在数码管中显示记录的时间。 停止计数键的作用是用来控制计数器的计数与停止，当按下停止键后计数器的状态发生变化。 清零键的作用是将计数器和寄存器清零，一旦按下清零键，所要的计数器和寄存器的输出都清零,开始计数。 本数字秒表的时钟信号由555定期器够成的多谐振荡器构成，产生周期为0.01S的时钟信号，故该数字秒表的精度为0.01s，另一方面它是基于EDA技术来设计，采用FPGA芯片，用VHDL硬件描述语言来编程，故它还具有功耗低，计时速度快，具有较高的可靠性和实时性等。1.3 数字秒表的具体设计方案 本方案为了实现设计规定重要

14、涉及了计数模块（JSMK），记忆模块（JYMK），选择输出模块(XZSCMK)，译码模块（YMMK），时钟产生模块，显示模块，以及控制各模块的控制电路。由计数电路来记录时钟脉冲的个数，把时间信号转化计数电路产生的数字信号。然后由记忆模块来保存计时模块所产生的数据，在由选择输出模块将记忆模块的各道数据分别传送的译码模块，通过译码模块就时间数据译码后，最后又显示模块显示所记录的时间数据.数字秒表的设计方案流程图下图：时钟产生模快块计数模块控制模块记忆模块选择输出模块控制模块译码模块显示模块设计方案流程图2数字秒表的电路设计 这一章重要是对各模块的功能以及各模块的构成做具体的简介，重要涉及计数模块、

15、记忆模块、选择输出模块，译码模块、控制电路、显示模块，原则时钟产生电路等。最后将各个模块连接在一起，实现电路的功能。2.1 计数模块(1)模块构成 计数模块是由6个十进制计数器（CNT10）和2个6进制计数器（CNT6）构成，每个计数器有6个端口，它们分别是时钟端（CLK）、清零端（CLR），进位输出端（CARRY_OUT）,使能端（ENA）,数据输出端（CQ3.0）。(2)计数器重要端口的功能如下：时钟端：用来接受时钟产生电路产生的时钟，接受上升沿时钟脉冲。清零端：用来将计数器的输出清零，为高电平有效，异步清零。进位端：当计数器计数已满时，进位端输出高电平，未满时输出低电平。使能端：用来控制

16、计数器的工作状态，为高、低电平有效，高电平时计数器处在工作状态，高电平时计数器停止工作。数据输出端：用来输出计数器记录的数据，是4位数据线。(3)计数模块电路图如下图：计数模块电路图(5)工作原理：将各个计数器的清零端连在一起以实现对整体的清零，将前一级的进位端连到后一级的时钟端，以实现位扩展。各使能端接至T触发器的输出端（t），T触发器的输入端接停止键，以实现对对计数器状态的控制。2.2 记忆模块(1)模块构成 记忆模块重要有8个32位的寄存器及有关的控制电路构成，每个寄存器有使能端（EN），清零端（CLR），数据输入端（D31.0）,数据输出端（Q31.0）构成，控制电路有一种8进制计数器

17、（CNT8）以及一种38线的译码器（DECODER38）构成。(2)记忆模块重要端口的功能阐明如下： 使能端：用来控制寄存器的工作状态，为高电平有效，当使能端为高电平时寄存器将输入端口的数据记忆下来，当使能端为低电平时，寄存器保持本来记忆的数据不变。 清零端:用来对寄存器置零，为高电平有效，当清零端为高电平是寄存器的输出为0，为异步清零。(3)记忆模块原理图如下图：记忆模块的原理图(4)工作原理 将各个寄存器的清零的接在一起，以实现对整个记忆模块的清零，将8个寄存器的使能端接分别接到38线译码器的输出端，将38译码器的输入端接到8进制计数器的输出端，通过变化计数器的输出值，从而变化译码器的输出

18、值来控制8个寄存器的工作状态，8进制计数器的时钟端接到计数功能键，每按一次计数功能键计数器的值加一，再通过译码，从而实现对八个寄存器的控制，使8个寄存器的使能端依次有效，将8道时间数据记录下来。2.3 选择输出模块选择输出模块重要是一种8选1的选择器。（1）模块构成ELECT8_1）以及对它起控制作用的8进制计数器构成。8选一数据选择器由8个32位的数据输入端（D0.D7）,一种地址输入端（AR2.0）,以及一种32位的数据输出端构成。8进制计数器的端口同上。（2）选择输出模块的原理图如下图 选择输出模块工作原理图（3）工作原理 8选1选择器的作用是用来将记忆模块记录的数据选择输出，根据地址输

19、入端的地址，输出相应数据输入端的数据。控制电路重要是用来产生不同的地址信号，从而实现对个道数据的选择输出。8进制计数器的输出端接到选择器的地址输入端，时钟端接选择输出功能键。每当选择输出功能键按下后，计数器的输出数据加一，使选择器的地址发生变化，从而选择输出下一路数据。2.4 译码模块（1）模块的构成 模块有8个译码器（HC4511）构成，它由数据输入端（DIN6.0）,数据输出端（DOUT3.0）构成。（2）模块原理图如下译码模块原理图（3）工作原理 译码模块的重要作用时间数据译码成共阴极7端显示数码的字型码，8个译码器的数据输入端接来至选择输出模块传来的32为数字信号，数据输出端接到8位7

20、段显示数码管的输入端，从而将时间数字信号在数码管中显示出来。2.5 原则时钟脉冲产生电路 原则时钟才生电路重要由555定期器构成的多谐振荡器构成，运用RC电路的冲放电，产生f=1/(R1+R2)的时钟信号，由秒表的计数周期为0.01S，可以定R1=4.3K,R3=5K,C1=1Uf,C2=0.01Uf。 原则时钟脉冲产生电路图如下图：原则时钟脉冲产生电路图2.6 整体电路（1）数字秒表的整体电路图见附录3.（2）工作原理： 一方面由计数模块，记录来自时钟产生电路产生的原则时钟脉冲，再由记忆模块，分别记录由计数模块产生的时间数字信号，再由选择输出模块将记忆模块中的各路时间数字信号分别送到译码模块

21、，从而在数码管上显示出个路时间信号。（3）数字秒表的使用措施 一方面由弄清晰各功能按键的作用，以及在使用时个按键的使用先后顺序。 功能键的作用： 计数键：这个键的重要作用是每当它被按下一次，就代表已经将目前时间数据信号记录下来了，当按下8次后就将8道数据所有记录了下来。选择输出键：这个键的作用是将记录下来的时间数据一次输出，当这个功能键被按下的时候，代表输出下一道时间数据，逐次按8次，可以将数字秒表记录下来的8道数据依次在数码管上显示出来。 清零键：这个键的作用是将计数器以及寄存器中的数据清零，在开始计数前需要进行清零操作，只需按下清零键即可。 停止键：停止键的作用就是控制数字秒表的工作状态，

22、按下停止键，计数器停止计数，再按一次停止键，计数器在本来计数的基本上继续计数。 数字秒表的使用措施： 在使用数字秒表时，一方面将电源开关（SW）置为打开状态，在计数开始之前，应先按下清零键，将数字秒表清零，计每道数据时将计数键按下，计数完毕后，按下选择输出键，就可以将各道时间数据显示在数码管上了。3数字秒表的软件设计3.1 端口定义（1）计数模块端口定义CLK-时钟脉冲输入接口 CLR-清零输入端口 STOP-停止/开始控制输入端口 Y-数据输出端口（2）记忆模块端口定义 CLR-清零输入端口 D0至D7-数据输入端口 Q0至Q7-数据输出端口 JISHU-计数输入端口（3）选择输出模块端口定

23、义 D0至D7-数据输入端口 CLR-清零输入端口 SELECT1-选择输出控制输入端口 Y-数据输出端口（4）译码模块端口定义 DIN-数据输入端口 DOUT-数据输出端口（5）数字秒表端口定义 CLK-时钟脉冲输入接口 CLR-清零输入端口 JISHU-计数输入端口 SELECT1-选择输出控制输入端口 STOP-停止/开始控制输入端口3.2 数字秒表主程序（1）数字秒表主程序的VHDL程序见附录3。（2）数字秒表的程序流程图如下：（3）程序流程图的分析： 根据数字秒表的功能需要，在计数开始前，先清零，开始计数，然后判断JISHU键与否按下，当按下的时候就将目前数据记录下来，再判断STOP

24、键与否被按下，若按下，则停止计数，再判断SELECT1的状况，逐次输出被记录的数据，若没有按下，则继续计数。当JISHU键没有被按下，判断SELECT1的状况，若按下就输出下一道被记录的数据，若SELECT1没有被按下，则保持目前输出值不变。SZMB将数字秒表清零：CLR=1开始计数JISHU端与否为上升沿将目前时间记录在计数模块Select1端与否为上升沿输出下一道数据保持目前的输出数据不变与否按下STOP键NYNYN数字秒表程序流程图3.3 记数模块子程序（1）记数模块VHLD程序及模块子程序CNT6、FANXIANGQI和CNT8的VHDL程序见附录3。（2）计数模块的程序流程图如下图：

25、JSMKCLR=1?STOP与否被按下Y=0YY=Y+1Y=YNNY计数模块程序框图（3）程序流程图的分析 为了实现秒表的计数功能，在计数模块设立了CKR键和STOP键，CLR键的优先级高于STOP键，计数时先判断CLR键与否为1，如是则计数模块置零，计数开始，若不是，则判断STOP,若STOP没有按下则继续计数，若被按下，则计数器停止计数，保持本来记录的数据不变。3.4 记忆模块子程序（1）记忆模块VHDL程序及其子程序REG32、DECODER38、CNT8的VHDL程序见附录3。（2）记忆模块的程序流程图如下图：JYMKCLR=1D0D7=0 ,i=0JISHU键与否按下i=i+1记忆模

26、块程序流程图D0D7保持不变Qi=DiYNNY（3）程序流程图的分析 记忆模块设立了清零端，它的优先级别最高，当CLR=1时，记忆模块的输出全为0，同步i也置零，当CLR不等于0时，判断JISHU键与否被按下，就将第i道数据记录下来。同步i的值加一，然后再判断CLR与否为零，再判断JISHU与否再次被按下，这样就将下一路数据记录下了，循环进行此环节，就可以将8到数据依次记录在记忆模块中了。3.4 选择输出模块子程序（1）选择输出模块的VHDL程序及它的子程序SLECT8_1和CNT8见附录2.选择输出模块的程序流程图如下图：XZSCMKCLR=0Y=0，i=0SELETI与否被按下i=i+1Y

27、=DiY=DiNYYN选择输出模块程序流程图（2）程序流程图的分析 选择输出模块的作用是将数字秒表记录下来的各路时间数据依次在数码管上输出。它设立了一种清零端CLR，只要CLR为0，选择输出模块的输出立即置零，i的值也置零。在CLR端不为0的前提下，判断SELRCE1与否被按下，若被按下，则i的值加一，再将Di的值赋个Y，再判断CLR及SELECT1的状态，将下一路数据选择输出，这样就可以讲数字秒表记录下来的各道数据依次在数码管上显示出来。4数字秒表的仿真与实验 本章将通过QUARTUS软件以及EDA实验箱对设计进行硬件和软件仿真，通过仿真波形和EDA实验箱数码管显示出的波形来验证设计的对的性

28、。4.1 数字秒表的QUARTUS软件仿真一、实验目的：验证计数模块的对的性二、实验所用仪器：电脑一台，QUARTUS软件三、建立波形文献进行波行仿真（一）、计数模块的波形仿真及分析 1、计数模块子程序CNT10、FANGXIANGQI和CNT6的仿真波形分别如下图:CNT10的仿真波形图T触发器的仿真波形图CNT6的仿真波形图波形分析：、从CNT10的仿真波形来看，当EN=1，CLR=0时，计数器正常计数，在计数已满的时候，进位端输出高电平，到CLR=1是，计数器的输出置零，当EA=0s是,计数器保持原有的输出不变。故该计数器的功能符合设计规定。、从T触发器的波形来看，当清零端为零时，触发器

29、输出为0，当清零端为1的时候，时钟脉冲上升沿来时，触发器的状态发生变化。故该触发器的功能符合设计规定。CNT6的波形分析同CNT10.2、计数模块的仿真波形图如下图：计数模块的仿真波形图波形分析：从计数模块的仿真波形来看，当CLR=0时，计数模块的输出为0，当CLR为1的时候，按下STOP键后计数器开始计数,再次按下后计数器停止计数。故计数模块的功能符合设计规定。（二）、记忆模块的波形仿真机分析 1、记忆模块子程序REG32、CNT8、DECODER38的仿真波形如下图所示：REG32的仿真波形图DECODER38的仿真波形图CNT8的仿真波形图波形分析：、从REG32的波形来看，当EN=1时

30、，将输出数据保存下来，当EN=0时寄存器保持本来的数据部变。故该寄存器的功能符合设计规定。、从DECODER38的仿真波形来看，本地址输入为不同地址时，输出的8为数据只有一位为1。故该译码器符合设计规定。、从CNT8的仿真波形来看，当CLR=1时，计数器清零，当CLR=0时，计数器正常工作。故该计数器符合设计规定。2、记忆模块的仿真波形如下：记忆模块的仿真波形图波形分析：当CLR为1时记忆模块的输出为0，当CLR不为0时，按下JISHU键，则依次记录各道输入数据。故该记忆模块符合设计规定。（三）、选择输出模块的波形仿真及分析1、选择输出模块子程序SELECCT8_1的仿真波形如下图：SELEC

31、T8_1的仿真波形图波形分析：本地址输入端AR为不同的地址时，Y端分别输出D0至D7的数据，实现了选择输出的功能。注：选择输出模块子程序CNT8的程序与记忆模块的CNT8的程序同样，在此不赘叙。2、选择输出模块的仿真波形如下图：选择输出模块的仿真波形图波形分析：从选择输出模块的波形来看，当CLR为1时，选择输出模块输出为0，当CLR不为0时，当依次按下SELECT1键的时候，依次选择输出8道输入数据。（四）、译码模块的波形仿真1，译码模块子程序HC4511的仿真波形如下：CH511的仿真波形图波形分析：从CH4511的波形来看，输出的各位数据，分别为输入数据的字形码。符合共阴极7端显示数码管译

32、码的规定。故该译码器符合设计规定。2、译码模块的仿真波形图如下图：译码模块的仿真波行图波形分析：从译码模块的仿真波形图来看，8位输出分别输出的是DIN输入数据的字形码，故符合译码的规定。（五）、由计数模块和记忆模块连接成的HXMK的仿真波形如下，HXMK的VHDL程序见附录3。 HXMK的仿真波形图波形分析：从HXMK的波形来看，当CLR=1，是输出置零，当CLR不为0时，当JISHU键依次按下的时候,就将所记录的时间数据记录下了，该模块把计数模块和记忆模块连接在一起，从而实现记忆模块将计数模块的记录的数据保存下来。（六）、由HXMK与选择输出模块连接在一起构成的DCMK的仿真波形图如下图，D

33、CMK的VHDL程序见附录3。DCMK的仿真波形图波形分析：从DCMK的波形来看，当CLR=1后,模块的输出为0，计时开始，持续按下JISHU键，记录了8道数据，再按下STOP键停止计数，持续按下SELECT1键，输出了，前面记录的8道数据，该模块将HXMK及选择输出模块的功能结合在一起，实现了计数和选择输出的功能，故符合设计规定。（七）、由DCMK和YMMK构成的顶层模块SHUXIMIAOBIAO模块的仿真波形如下图，SHUZIMIAOBIAO的VHDL程序见附录3。波形分析：当CLR=1时，数字秒表清零，开始计数，持续按下JISHU键，依次记录8道数据，然后按下停止键，停止计数，持续按下S

34、ELECT1键，就可以依次输出各道数据的字形码，从而在数码管上依次显示各道时间。数字秒表的顶层模块是由DCMK及YIMAMK构成，集合了这两个模块的功能，从而实现了数字秒表的功能4.2 EDA实验箱的硬件仿真一、实验目的：用硬件仿真验证数字秒表设计的对的性二、实验仪器：EDA实验箱，电脑一台，QUARTUS软件。三、EDA实验箱仿真的引脚锁定如下表：数字秒表功脚实验箱相应外围端口1K30相应引脚数字秒表功脚实验箱相应外围端口1K30相应引脚数字秒表功脚实验箱相应外围端口1K30相应引脚Y(0)A1118Y(11)D3138Y(22)10C6Y(1)B1121Y(12)A4137Y(23)13D

35、6Y(2)C1120Y(13)B4141SELECT144琴键1Y(3)D1128Y(14)C4140STOP46琴键2Y(4)A2122Y(15)D4143CLK59CLK3Y(5)B2131Y(16)A5142CLR47琴键3Y(6)C2130Y(17)B57Y(7)D2133Y(18)C5144Y(8)A3132Y(19)D59Y(9)B3136Y(20)A68Y(10)C3135Y(21)B61数字秒表的引脚锁定图总结本设计运用基于VHDL的DEA设计工具，采用大规模可编程逻辑器件的FPGA，通过设计芯片来实现系统功能。用EDA技术设计数字系统，在每一层次上，均有描述、划分、综合、和验

36、证四种类型的工作。把系统设计输入到EDA软件，可以用图形输入，硬件描述语言或者两者的混合输入。划分、综合、和验证采用EDA软件平台自动完毕。其实是采用了模块化是设计思想，将整个设计化分为计数模块、记忆模块、选择输出模块和译码模块，一方面将各个模块的功能通过硬件描述语言描述出来，用软件仿真波形验证其对的性。在此基本上将各个模块通过原件列化语句连接在一起，构成数字秒表电路系统，实现数字秒表的各个功能。在软件设计和软件仿真完毕后，再通过EDA实验箱进行硬件仿真，再次验证系统的对的性。在硬件和软件仿真过程中，验证了时钟秒表的各项功能的对的，满足计数指标，但是在设计中还存在某些局限性，例如在计数的时候，

37、数码管的输出时为0的，不能看见当时已总合计了多少时，另一方面在数据输出的时候要根据数据的大小来判断输出数据的道数等。但愿通过进一步的学习可以解决以上浮现的设计缺陷，在此基本上丰富数字秒表的功能。参照文献1.潘松等.EDA技术实用教程M.科学出版社.2.潘松等.VHDL教程M.西安电子科技大学出版社.3.郑俭锋.VHDL设计及实现M.电子设计应用.4.谭会生，张昌凡.DA技术及应用（第三版）M.西安电子科技大学出版社5.潘松等.VHDL实用教程M.成都：电子科技大学出版社.:369,370,3716.康华光.电子技术基本数字部分(第五版).高等教育出版社.附录1 数字秒表电路图附录2 数字秒表白

38、细表序号代 号名 称型号或规格数量备注1FPGAFPGAEP1K30144_312R0电阻10K43R1电阻4.3K14R2电阻5K15C1电容1uf16C2电容0.01uf17SW按键SW-PB4附录3 数字秒表源程序代码CNT10源程序代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 IS PORT (CLK: IN STD_LOGIC; CLR: IN STD_LOGIC; ENA: IN STD_LOGIC; CQ: OUT STD_LOGIC_VECTOR(

39、3 DOWNTO 0); CARRY_OUT: OUT STD_LOGIC);END CNT10;ARCHITECTURE ART OF CNT10 ISSIGNAL CQI: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK, CLR, ENA)BEGIN IF CLR=1 THEN CQI=0000; ELSIF CLKEVENT AND CLK=1 THEN IF ENA=0 THEN IF CQI=1001 THEN CQI=0000;CARRY_OUT=1; ELSE CQI=CQI+1;CARRY_OUT=0; END IF; END IF

40、; END IF;END PROCESS;CQ=CQI;END ART;CNT6源程序代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT6 IS PORT (CLK: IN STD_LOGIC; CLR: IN STD_LOGIC; ENA: IN STD_LOGIC; CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CARRY_OUT: OUT STD_LOGIC);END CNT6;ARCHITECTURE ART OF CNT6 ISSIG

41、NAL CQI: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK, CLR, ENA)BEGIN IF CLR=1 THEN CQI=0000; ELSIF CLKEVENT AND CLK=1 THEN IF ENA=0 THEN IF CQI=0101 THEN CQI=0000;CARRY_OUT=1; ELSE CQI=CQI+1;CARRY_OUT=0; END IF; END IF; END IF;END PROCESS;CQ=CQI;END ART;CNT8源程序代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_11

42、64.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT8 IS PORT (CLK: IN STD_LOGIC; CLR: IN STD_LOGIC; CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); END CNT8;ARCHITECTURE ART OF CNT8 ISSIGNAL CQI: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK, CLR)BEGIN IF CLR=1 THEN CQI=0000; ELSIF CLKEVENT AND CLK=1 THEN IF CQ

43、I=1000 THEN CQI=0000; ELSE CQI=CQI+1; END IF; END IF;END PROCESS;CQ=CQI;END ART;REG32的源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity reg32 is port(d:in std_logic_vector(31 downto 0); en:in std_logic; q:out std_logic_vector(31 downto 0); clr:in std_logic);end entit

44、y reg32;architecture art of reg32 is begin process(en,d) isbeginif clr=1 then q=00000000;elsif(en=1) then Q=d;end if;end process;end architecture art;SELECR8_1源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity select8_1 is port(d0,d1,d2,d3,d4,d5,d6,d7:in std_logic_vec

45、tor(31 downto 0); ar:in std_logic_vector(3 downto 0); y:out std_logic_vector(31 downto 0);end entity select8_1;architecture art of select8_1 issignal d: std_logic_vector(31 downto 0);signal a : std_logic_vector(3 downto 0);beginayyyyyyyyy=00000000;end case;end process;end architecture art;HC4511源程序l

46、ibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity hc4511 is port( din :in std_logic_vector(3 downto 0); dout:out std_logic_vector(6 downto 0);end entity ;architecture art of hc4511 issignal sd:std_logic_vector(3 downto 0);begin sddoutdoutdoutdoutdoutdoutdoutdoutdoutdoutd

47、out=0000000;end case;end process;end architecture art;FANGXIANGQI的源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fanxiangqi isport(clk,clr:in std_logic; t: out std_logic);end entity fanxiangqi ;architecture art of fanxiangqi issignal b :std_logic; begin process(cl

48、k) isbegin if clr=1 then b=0;elsif clkevent and clk=1 then b=not b; end if;end process;t=b;end architecture art;DECODER38源程序Library ieee;use ieee.std_logic_1164.all;entity DECODER38 is port(a: in std_logic_vector(3 downto 0); Y: out std_logic_vector(7 downto 0);end entity DECODER38;architecture art

49、of DECODER38 is siganl indata: std_logic_vector(3 downto 0); begim indata Y Y Y Y Y Y Y Y Yd0,q=q0,en=p(0),clr=clr);u1:reg32 port map(d=d1,q=q1,en=p(1),clr=clr);u2:reg32 port map(d=d2,q=q2,en=p(2),clr=clr);u3:reg32 port map(d=d3,q=q3,en=p(3),clr=clr);u4:reg32 port map(d=d4,q=q4,en=p(4),clr=clr);u5:r

50、eg32 port map(d=d5,q=q5,en=p(5),clr=clr);u6:reg32 port map(d=d6,q=q6,en=p(6),clr=clr);u7:reg32 port map(d=d7,q=q7,en=p(7),clr=clr);u8:decoder38 port map(y=p(7 downto 0),a=z(3 downto 0);u9:cnt8 port map(cq=z(3 downto 0),clr=clr,clk=jishu);end art;JSMK源程序library ieee;use ieee.std_logic_1164.all;use ie

51、ee.std_logic_unsigned.all;entity jsmk isport(clk,stop,clr:std_logic; y:out std_logic_vector(31 downto 0);end entity jsmk;architecture art of jsmk iscomponent cnt10 port (;clk: in std_logic; clr: in std_logic; ena: in std_logic; cq: out std_logic_vector(3 downto 0); carry_out: out std_logic);end component;component cnt6 port (clk: in std_logic; clr: in std_logic; ena: in std_logic; cq: out std_logic