洗衣机控制器课程设计

《洗衣机控制器课程设计》由会员分享，可在线阅读，更多相关《洗衣机控制器课程设计（12页珍藏版）》请在装配图网上搜索。

1、九江学院课 程 设 计课 程 EDA技术课程设计 题 目 洗衣机控制器 院 系 电子信息学院 专业班级 电子信息工程技术 学生姓名 张翁生 学生学号 37 指导教师 高玉宝 一、设计要求与原理设计一个洗衣机控制器，要求洗衣机有正转、反转、暂停三种状态。设定洗衣机的工作时间，要洗衣机在工作时间内完成：定时启动正转20秒暂停10秒反转20秒暂停10秒定时未到回到“正转20秒暂停10秒”，定时到则停止，同时发出提示音。基本要求：1、设计一个电子定时器，控制洗衣机作如下运转：定时启动正转20秒暂停10秒反转20秒暂停10秒定时未到回到“正转20秒暂停10秒”，定时到则停止；2、若定时到，则停机发出音响

2、信号；3、用两个数码管显示洗涤的预置时间（分钟数），按倒计时方式对洗涤过程作计时显示，直到时间到停机；洗涤过程由“开始”信号开始；4、三只LED灯表示“正转”、“反转”、“暂停”三个状态。二、洗衣机的工作过程首先用电路控制三只LED显示洗衣机正转、反转、暂停三种状态。然后用电子定时器控制洗衣机设定的工作时间，以及正传和反转运行时间的控制。同时用两个数码管显示洗涤的预置时间（按分钟计数），按倒计时方式对洗涤过程作计时显示，直到时间到停机；洗涤过程由“开始”信号开始；最后定时到则停止，同时用蜂鸣器发出提示音。通过各种开关组成控制电路，使洗衣机实现程序运转。 直至结束为止。三、各模块图洗衣机控制电路

3、由定时输入模块，电机输出模块，电机时间控制模块，数字显示电路，倒计时模块以及报警器模块组成。 循环控制电路，使其在三个状态转换按键控制模块控制循环时间数字显示模块 报警电路定时输入模块 倒计时模块 图一 四、各模块的VHDL代码与仿真结果1、输入定时模块，此模块是为了实现希望让洗衣机工作多少个分钟，有两个数码管显示工作时间，所以可以不同要求输入要洗衣的时间，可以输入159分钟不等时间，人性化控制，与实际的洗衣机工作是一样的。程序如下：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.ST

4、D_LOGIC_UNSIGNED.ALL;entity shuru isPort ( shu : in std_logic; hshu: in std_logic; din : in std_logic; dout:out std_logic_vector(3 downto 0); dout1:out std_logic_vector(3 downto 0); end shuru;architecture Behavioral of shuru issignal count: std_logic_vector(3 downto 0);signal count1: std_logic_vecto

5、r(3 downto 0);beginprocess(shu,hshu,din)begindout=count;dout1=count1; if din=0 then dout=1111;dout1=1111; elsif rising_edge(shu) then if count=1001 then count=0000; else count=count+1; end if; end if; if rising_edge(hshu) then if count1=0110 then count1=0000; else count1=count1+1; end if; end if;end

6、 process;end Behavioral;仿真波形如下2、产生1HZ频率的信号 此程序是将学校试验箱上提供的48MHZ的信号分频成1HZ频率的信号，这样可以一秒进行计数，程序很简单，如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;entity fp48M is port(clk_48MHZ: in std_logic; clk_1HZ: out std_logic );end fp48M;architecture behav of fp48M is signal clk_1HZ_r:

7、std_logic; signal count : std_logic_vector(24 downto 0); begin process (clk_48MHZ)begin if clk_48MHZevent and clk_48MHZ=1 then if count=1011011100011010111111111then count0); clk_1HZ_r=not clk_1HZ_r; else count=count+1; clk_1HZ=clk_1HZ_r; end if; end if;end process;end behav;3、提供定时脉冲模块 此模块提供1分钟产生一个高

8、电平和5秒产生一个高电平，这两个脉冲为后面的循环和控制60秒减一分钟有很多的作用，起到后面的链接作用，同时可以根据自己来设置各状态工作时间，这可以和后面的循环控制一起来控制，程序如：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity washmachine is Port ( clk : in std_logic; c :out std_logic; d :out std_logic);end washmachine;archit

9、ecture miao20 of washmachine issignal count: std_logic_vector(2 downto 0); signal shi: integer range 0 to 60;beginprocess(clk)begin if rising_edge(clk) then if shi=60 then shi=0;c=1; else shi=shi+1;c=0; end if; if count=100 then count=000; d=1; else count=count+1; d=0; end if; end if; end process;en

10、d miao20;仿真波形如下：4、循环控制模块此模块是为了实现能够控制洗衣机正转、反转、暂停的功能，同时也可以和前一模块一起控制各个状态的工作时间。library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity dianji is Port ( cc :in std_logic; deng : out std_logic_vector(2 downto 0);end dianji;architecture di of dianji is s

11、ignal count : std_logic_vector(3 downto 0); signal deng1 : std_logic_vector(2 downto 0);begin deng=deng1;process(cc)begin if rising_edge(cc) then if count = 1010 then count = 0000; else count = count+1; end if; if count=0000 then deng1=011; elsif count=0100 then deng1=101; elsif count=0110 then deng

12、1=110; end if; end if; end process;end di ;仿真波形如下：5、分钟的个位控制根据课程设计要求，把工作状态及工作时间显示出来，按下KEY5键就可以显示工作时间的分钟个位显示在数码管上，可以根据洗衣不同要求设置同时可以控制分钟的十位时间，当个位分钟为0时下一个分钟个位脉冲过来分钟的十位就减1程序如下：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity fen_l is Port ( jian

13、: in std_logic; reset : in std_logic; din : in std_logic_vector(3 downto 0); dout : out std_logic_vector(3 downto 0); c:out std_logic);end fen_l;architecture Behave of fen_l is signal count : std_logic_vector(3 downto 0);begin dout = count;process(jian,reset,din)begin if reset=0then count = din ; c=

14、0; elsif rising_edge(jian) then if count = 0000 then count = 1001; c=1; else count = count-1; c=0; end if; end if; end process;end Behave;仿真波形如下：6、分钟的十位控制根据课程设计要求，把工作状态及工作时间显示出来，按下KEY5键就可以显示工作时间的分钟十位显示在数码管上，可以根据洗衣不同要求设置，这和上面程序相似，当个位分钟为0时下一个分钟个位脉冲过来分钟的十位就减1程序如下：library IEEE;use IEEE.STD_LOGIC_1164.AL

15、L;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity fen_h is Port ( jian : in std_logic; reset : in std_logic; din : in std_logic_vector(3 downto 0); dout : out std_logic_vector(3 downto 0); c:out std_logic);end fen_h;architecture Behave of fen_h is signal count : std_logic_vector(

16、3 downto 0);begin dout = count;process(jian,reset,din)begin if reset=0then count = din ; c=0; elsif rising_edge(jian) then if count = 0000 then count = 1001; c=1; else count = count-1; c=0; end if; end if; end process;end Behave;7、数码管显示模块 此模块是显示要洗衣的时间，这个时间是可以在前面的控制模块控制的，安下KEY5键就可以显示时间。LIBRARY IEEE;

17、USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_Arith.ALL;USE IEEE.STD_LOGIC_Unsigned.ALL;ENTITY xianshi_led ISPORT(clk_2k: IN STD_LOGIC;d: IN STD_LOGIC_VECTOR(7 DOWNTO 0); -输入要显示的数据dig: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); -数码管选择输出引脚seg: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) -数码管段输出引脚);END ENTITY;ARCHITECT

18、URE one OF xianshi_led ISSIGNAL seg_r: STD_LOGIC_VECTOR(7 DOWNTO 0); -定义数码管输出寄存器SIGNAL dig_r: STD_LOGIC_VECTOR(7 DOWNTO 0); -定义数码管选择输出寄存器SIGNAL disp_dat: STD_LOGIC_VECTOR(3 DOWNTO 0); -定义显示数据寄存器SIGNAL count: STD_LOGIC_VECTOR(2 DOWNTO 0); -定义计数寄存器BEGINdig=dig_r;seg=seg_r;PROCESS(clk_2k)BEGIN IF RISIN

19、G_EDGE(clk_2k) THEN count disp_dat disp_datnull; END CASE; CASE count IS -选择数码管显示位 WHEN 000= dig_r dig_rnull; END CASE; END IF;END PROCESS;PROCESS(disp_dat)BEGIN CASE disp_dat IS WHEN X0= seg_r seg_r seg_r seg_r seg_r seg_r seg_r seg_r seg_r seg_r seg_r seg_r seg_r seg_r seg_r seg_r=X8e;-显示f END CAS

20、E;END PROCESS;END;8、提供数码管工作频率模块 由于数码管要工作在2KHZ的频率信号下有所需要将试验箱48MHZ的信号分频分频成2KHZ，此程序和产生1HZ是一样的程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;entity fp2k is port(clk_48MHZ: in std_logic; clk_2KHZ: out std_logic );end fp2k;architecture behav of fp2k is signal clk_2KHZ_r: std

21、_logic; signal count : std_logic_vector(14 downto 0); begin process (clk_48MHZ)begin if clk_48MHZevent and clk_48MHZ=1 then if count=10111011011111then count0); clk_2KHZ_r=not clk_2KHZ_r; else count=count+1; clk_2KHZ=clk_2KHZ_r; end if; end if;end process;end behav;五、将各个模块连接及其目标器件选择 将各个模块的VHDL语言生产原理

22、图模块器件，将各个模块连接如下图：六、实训总结这次EDA课程设计虽然只有一个星期但是还是学到了很多东西，老师给我们很多的题目让我们自己选择一个做，我先看了下那几个题目，感觉自己可以尝试做几个，虽然老师说要我们去网上查资料看看网上是怎么写的，但是我还是自己写程序，一开始我做了拔河机，用了大概一天时间把程序写完，但是在试验箱上却不能完全实现，经过多次的修改，功能实现还是有点欠缺；之后我又做了交通灯和洗衣机（洗衣机做了两个版本），在实现功能上交通灯还是有点欠缺，就是一个方向的绿灯和黄灯在最后5秒不能切换，这个问题我请教过老师，老师给出了些建议，最后的洗衣机做了两个版本，就是在控制三个状态转换上有点不

23、同，一个是一个模块完成的，另外一个是有两个20秒倒计时和10秒倒计时时完成，这两个思维都在实验上看到结果和预计的是一样的。通过和老师的交流我认识到自己的不足，虽然这次课程设计我做出了几个设，但是还是有很多的不足，就拿数码管来说吧，其中的管脚DIG和SEG我就没有明白是什么意思，所以在和老师的交流过程中我意识到自己的硬件知识不足，以后要在这方面多努力。这次课程设计激起我对EDA更多的兴趣，在以后的一定会投入更多的时间去学习。这次课程设计使我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，才能真正为社会服务，从而提高自己的实际动手能力和独立思考的能力。在设计的过程中遇到问题，可以说得是困难重重，这毕竟第一次做的，难免会遇到过各种各样的问题，同时在设计的过程中发现了自己的不足之处，对以前所学过的知识理解得不够深刻，掌握得不够牢固。