数字系统设计及PLD应用复习资料

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1、-数字系统设计与PLD应用复习资料第一章1. 名词解释P1EDA：电子设计自动化SSI：小规模集成电路MSI：中规模集成电路LSI：大规模集成电路VLSI：超大规模集成电路ASIC：专用集成电路PLD：可编程逻辑器件2. 区分数字系统和逻辑功能部件的重要标志P1：有没有控制部件3. 数字系统设计人员从事的工作可以分为三种P2：1) 选用通用集成电路芯片构成系统2) 应用可编程逻辑器件实现数字系统3) 设计专用集成电路单片系统4. 数字系统的根本模型P3P51) 数字系统动态模型采用传统的数字电路描述方法建立的系统模型称为数字系统的动态模型。具体地说，用状态转换图、状态转换表、状态方程组、输出方

2、程组、时序图、真值表、卡诺图等描述工具可以建立数字系统的动态模型。2) 数字系统的算法模型设计数字系统的传统方法是建立在系统动态模型的根底上的，即用真值表、卡诺图、状态转换图、状态转换表、时序图、状态方程和输出函数方程建来建立系统模型。系统的算法模型两大特征：1 含有假设干子运算，这些子运算实现对欲处理数据或信息的传输、存储或加工处理2 具有相应的控制序列，控制子运算按一定的规律有序地进展5. 数字系统的根本构造P8工作过程：控制单元根据外部输入控制信号及反映数据处理单元当前工作状况的反应应答信号，发出对数据处理单元的控制序列信号；在此控制信号的作用下，数据处理单元对待处理的输入数据进展分解、

3、组合、传输、存储和变换，产生相应的输出数据信号，并向控制单元送去反应应答信号，用于说明它当前的工作状态和处理数据的结果。控制单元在收到反应应答信号后，再决定发出新的控制信号，使数据处理单元进展新一轮的数据处理。控制单元和数据处理单元密切配合、协调工作，称为一个实现预定功能的有机整体。数据处理单元控制单元待处理输入数据外部输入控制信号控制序列信号反应应答信号处理后输出数据外部输出控制信号数据流控制流数字系统根本构造6. 数字系统设计的根本步骤P101) 系统逻辑功能确实定2) 系统的描述3) 算法的设计4) 电路构造选择5) 电路的实现7. 数字系统设计方法1) 自上而下的设计方法P15自上而下

4、的设计过程表现为由高一级或最高层次描述变换成最低一级或最低层次描述的过程。系统级系统设计功能级逻辑设计器件级2) 自下而上的设计方法P16根据用户要求，对现有的器件或较小的系统或相似的系统加以修改、扩大或相互连接，直到构成满足用户要求的新系统为止。它是一种多层次的设计方法，从现成的数字器件或子系统开场的。系统高级别子系统子系统ABCD低级别8. 利用DSP串口通信设计电路P19第二章1. 算法推导的主要考虑因素P291) 逻辑指标。这是数字系统最后总要的指标，表达系统应完成的逻辑功能2) 非逻辑指标。系指逻辑功能以外的其他非逻辑约束因素2. 硬件构造对算法推导的影响P301) 采用不同规模、不

5、同性质的器件时，将有不同的算法设计对策2) 系统算法设计与软件算法设计的区别3. 算法设计的方法：跟踪法、归纳法、划分法、解析法、综合法P304. 三种常用的算法构造：顺序算法构造、并行算法构造、流水线算法构造P425. 三种算法的执行时间计算P42P46：1) 顺序算法构造执行时间假设待处理数据是单个数据D，它完成算法流程需要经历段，每段平均时间是，那么所需要的运行时间为如果含有个元素的数据流，那么总的运算时间为2) 并行算法构造执行时间如果待处理数据是单个元素，是并行算法流程经历的段数，那么运行时间如果含有个元素的数据流输入，那么总的运算时间为例：计算个数据排队电路采用顺序构造算法和并行构

6、造算法的运行时间。假设顺序构造中每个与一个比拟且存放需经历段，每段平均时间。解：根据顺序算法构造的含义，可得到输入一个的最长运行时间为： ()输入R个数据元素总的运行时间为：根据并行构造算法的特点，输入R个数据元素的总的运行时间为： ()3) 流水线算法构造运行时间假设系统输入数据流的待处理数据元素为个，每一元素运算有段，每段经历时间为，那么流水线算法构造运行时间：例：某系统待处理构造元素为100个，每个元素需进展16段运算，且每段所需运算时间为0.2us，求顺序算法构造和流水线算法构造运行时间。顺序算法：流水线算法：6. 实现系统的途径及特点P471) 用市售标准的SSI、MSI、和LSI构

7、成最经典，为国广阔设计者采用2) 以微机为核心、辅以必要的辅助器件，在固化于存储器的软件控制下实现系统的功能。价格廉价，实现方便，适用于运行速度要求不高的场合3) 将整个系统配置在一片或数片PLD芯片。低廉、运行速度高，体积小、易于修改设计4) 研制相应的ASIC，构成单片系统。是系统设计师面临的新技术和新挑战，将得到越来越多应用7. 器件选择考虑因素P471) 满足逻辑约束的要求2) 易于控制3) 满足非逻辑约束的要求1 性能因素：运行速度、可靠性、可测试性2 物理因素：包括尺寸、重量、功耗、散热、安装和抗震等方面3 经济因素：设计本钱、制造本钱、维护本钱和运行本钱等8. 数据处理单元逻辑电

8、路图P519. 系统控制方式：实质是控制系统中数据处理单元以预定时序进展工作。包括集中控制、分散控制、半集中控制10. 控制器的根本构造P55输入信号：外部对系统的输入和数据处理单元所产生的条件反应信息输出信号：有对数据处理单元的控制信号和对外部的输出组合逻辑网络状态存放器外部输入输出信号对外部当前状态信息控制器控制器的根本构造控制信号对数据处理单元CP此状态信息条件反应信息11. 系统同步P56：1) 控制器与外部输入信号之间的同步，即异步输入信号的同步化2) 系统控制器的输出同步12. 系统控制器同步的目的P56：使得系统控制器毫无遗漏的，正确地接收这些信号，并根据所有这些输入信号做出正确

9、的响应，向数据处理单元发出相应的控制信号，同时向系统输出必要的信息，使整个系统配合密切、协调一致的工作。13. 算法状态机图ASM图与算法流程图关系P581) 应用场合的区别：算法流程图仅规定操作顺序，不严格规定各操作时间及操作之间的关系。ASM图用来描述控制器在不同时间应完成的一系列操作，指出控制器状态转换，转换条件及控制器的输出。2) 算法流程图是一种事件驱动的流程图，而ASM图已具体为时钟CP驱动的流程图，前者的工作块可能对应ASM图中的一个或几个状态快，即控制器的状态。ASM图状态快的名称和二进制代码分别标注在状态快的左、右上角。3) ASM图是用以描述控制器控制过程的，它强调的不是系

10、统进展的操作，而是控制器为进展这些操作应该产生的对数据处理单元的控制信号或对系统外部的输出，为此在ASM图的状态块中，往往不再说明操作，只明确说明应有的输出。第三章1. VHDL语言的含义、根本构造、作用P83含义：超高速集成电路硬件描述语言根本构造：实体说明、构造体实体说明作用：定义实体与外部的连接关系构造体作用：描述设计实体的逻辑功能或部电路的构造，从而建立设计实体输出与输入之间的关系。2. 顺序语句与并行语句的应用场合P91、P941) 顺序语句：可用于进程和子程序中，为算法描述提供了方便。2) 并行语句：用于构造体中。3. 断言语句起调试的作用，既可以作为顺序语句，有可以作为并行语句。

11、第四章1. 用PLD实现数字系统的根本过程P155算法设计和电路划分图形输入或文本输入编译和逻辑模拟设计实现目标文件下载用PLD实现数字系统的根本过程2. PLD的根本组成P157输入电路与门阵列或门阵列输出电路输入信号互补输入与项多个与或式输出函数SPLD根本组成框图3. FPGA的含义：现场可编辑门阵列第五章1. HDPLD高密度可编程逻辑器件分类P1921) 按片构造分类1 阵列构造扩展型：这类器件是在PAL或GAL构造的根底上加以扩展或改良而成。它的根本资源是多个SPLD的集合，经可编程互连构造来组成更大规模的单片系统。2 逻辑单元型：由许多根本逻辑单元组成，因而它们本质上是这些逻辑单

12、元的矩阵2) 按连线资源分类1 确定型连线构造：这类器件部有同样长度的连线，因此提供了具有固定延时的通路，信号通过器件的时延固定且可预知。2 统计型连线构造：具有较复杂的可编程连线资源，部包含多种不同长度的金属连线，从而使片互联十分灵活，但由于同一个逻辑功能可以用不同的连接方式来实现，所以每次编程后连线不尽一样。3) 按照编程技术分类1 在系统可编程技术isp：具有isp功能的器件在下载时无需专门的编程器，可直接在已经制成的系统目标系统中或印制板上对芯片下载，为系统设计带来很大灵活性2 在电路配置技术icr：具备icr功能的器件也可直接在目标系统中或印制电路板上编程，无需专门的编程器，但系统掉

13、电后，芯片的编程信息会丧失。3 一次性编程技术：具备这种编程技术的HDPLD采用反熔丝制造工艺，一旦编程就不可改变，特别适用于高可靠性使用场合。2. CPLD：复杂可编程逻辑器件3. CPLD与FPGA的区别1) CPLD更适合完成各种算法和组合逻辑，FPGA更适合于完成时序逻辑。换句话说，FPGA更适合于触发器丰富的构造，而CPLD更适合于触发器有限而乘积项丰富的构造。2) CPLD的连续式布线构造决定了它的时序延迟是均匀的和可预测的，而FPGA的分段式布线构造决定了其延迟的不可预测性。3) 在编程上FPGA比CPLD具有更大的灵活性。CPLD通过修改具有固定连电路的逻辑功能来编程，FPGA

14、主要通过改变部连线的布线来编程；FPGA可在逻辑门下编程，而CPLD是在逻辑块下编程。4) FPGA的集成度比CPLD高，具有更复杂的布线构造和逻辑实现。5) CPLD比FPGA使用起来更方便。CPLD的编程采用E2PROM或FASTFLASH技术，无需外部存储器芯片，使用简单。而FPGA的编程信息需存放在外部存储器上，使用方法复杂。6) CPLD的速度比FPGA快，并且具有较大的时间可预测性。这是由于FPGA是门级编程，并且CLB之间采用分布式互联，而CPLD是逻辑块级编程，并且其逻辑块之间的互联是集总式的。7) 在编程方式上，CPLD主要是基于E2PROM或FLASH存储器编程，编程次数可

15、达1万次，优点是系统断电时编程信息也不丧失。CPLD又可分为在编程器上编程和在系统编程两类。FPGA大局部是基于SRAM编程，编程信息在系统断电时丧失，每次上电时，需从器件外部将编程数据重新写入SRAM中。其优点是可以编程任意次，可在工作中快速编程，从而实现板级和系统级的动态配置。8) CPLD性好，FPGA性差。9) 一般情况下，CPLD的功耗要比FPGA大，且集成度越高越明显。随着复杂可编程逻辑器件(CPLD)密度的提高，数字器件设计人员在进展大型设计时，既灵活又容易，而且产品可以很快进入市常许多设计人员已经感受到CPLD容易使用。时序可预测和速度高等优点，然而，在过去由于受到CPLD密度

16、的限制，他们只好转向FPGA和ASIC。现在，设计人员可以体会到密度高达数十万门的CPLD所带来的好处。4. HDPLD开发系统的根本工作流程：设计输入、设计处理、设计校验和逻辑仿真、变成目标文件产生、器件下载配置综合题1. 序列发生器采用状态机方法设计：长度为P的序列发生器可以用状态数为P的状态机来描述，每个状态的输出对应的数码。流程如图：Z=1Z=1Z=0Z=0Z=1Z=0Z=1S0S1S2S3S4S5S6VHDL程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SG ISPORT(CLK:IN STD_LOGIC;Z:OUT STD_L

17、OGIC);END SG;ARCHITECTURE RTL OF SG ISTYPE STATE_SPACE IS(S0,S1,S2,S3,S4,S5,S6);SIGNAL STATE: STATE_SPACE;BEGINPROCESS(CLK)BEGINIF( CLKEVENT AND CLK=1) THENCASE STATE ISWHEN S0=STATE=S1;ZSTATE=S2;ZSTATE=S3;ZSTATE=S4;ZSTATE=S5;ZSTATE=S6;ZSTATE=S0;Z=1;END CASE;END IF;END PROCESS;END RTL;采用计数器和数据选择器实现序

18、列发生器：VHDL语言实现8选1数据选择器：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.NUMERIC_STD.ALL;ENTITY MUX81 ISPORT(A:IN STD_LOGIC_VECTOR(2 DOWNTO 0);D7,D6,D5,D4,D3,D2,D1,D0:IN STD_LOGIC;Y:OUT STD_LOGIC);END MUX81;ARCHITECTURE BEH OF MUX81 ISBEGINY=D0 WHEN A=000ELSE D1 WHEN A

19、=001ELSE D2 WHEN A=010ELSE D3 WHEN A=011ELSE D4 WHEN A=100ELSE D5 WHEN A=101ELSE D6 WHEN A=110ELSE D7;END BEH;VHDL语言实现七进制计数器：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.NUMERIC_STD.ALL;ENTITY COUNT7 ISPORT(CLK:IN STD_LOGIC;Y:BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0);E

20、ND COUNT7;ARCHITECTURE BEH OF COUNT7 ISBEGINPROCESS(CLK)BEGINIF(CLK EVENT AND CLK=1)THENIF Y=110 THENY=000;ELSEYYCOUT=1CODM=1RPS0S1S3S5S6S4S200000110111011110001111010YNNYX=YXY某系统控制器的ASM图根据ASM图编写VHDL程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY Ct ISPORT(CLK:IN STD_LOGIC;A,B,X,Y,R,P:IN STD_LO

21、GIC;RESET,Z1,Z2,Z3,Z4,Z5,Z6,Z7,COUNT,CODM:OUT STD_LOGIC;RS:IN STD_LOGIC);END Ct;ARCHITECTURE BEH OF Ct ISTYPE STATE_SPACE IS(S0,S1,S2,S3,S4,S5,S6);SIGNAL state: STATE_SPACE;BEGINPROCESS(CLK,RESET)BEGINIF RS=0THENstateIF (A=1 AND B=1) THENstate=S2;ELSIF(A=1 AND B=0) THENstate=S1;ELSE statestateIF P=1

22、 THENstate=S4;ELSE stateIF R=1 THENstate=S1;ELSEstateIF R=1 THENstate=S0;ELSEstateIF X=Y THENstateY THENstate=S6;ELSE statestate=S0;END CASE;END IF;END PROCESS;Z1=1WHEN state=S1 ELSE 0;Z2=1WHEN state=S2 ELSE 0;Z3=1WHEN state=S3 ELSE 0;Z4=1WHEN state=S4 ELSE 0;Z5=1WHEN state=S5 ELSE 0;Z6=1WHEN state=

23、S6 ELSE 0;Z7=1WHEN state=S5 ELSE 0;COUNT=1 WHEN state=S3 AND R=0 ELSE 0;CODM=1 WHEN state=S4 AND R=1 ELSE 0;RESETYXYS0S1S2S4S3S5S6R=02) 根据状态转移图画出卡诺图SQ2Q1Q0000111100S0S5S21S1S4S6S3T2Q2Q1Q0000111100AB0P1101RT1Q2Q1Q00001111000XYP10R1T0Q2Q1Q0000111100A111R13) 根据卡诺图写出置数端的函数方程T2=ABS0+1S1+PS2+RS3+0S4+0S5+1S6= ABD0+1D1+PD4+RD5+0D3+0D6+1D7T1=0S0+0S1+PS2+S3+RS4+(XY)S5+1S6=0D0+0D1+PD4+D5+RD3+(XY)D6+1D7T0= AS0+1S1+1S2+S3+RS4+()S5+1S6= AD0+1D1+1D4+D5+RD3+()D6+1D74) 写出控制器输出信号方程RESET=Z1=S1Z2=S2Z3=S3COUT= S3条件输出Z4=S4CODM= S4R条件输出Z5=Z7=S5Z6=S65) 根据函数方程连线. z.