基于CPLD的三相多波形函数发生器

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1、基于CPLD的三相多波形函数发生器The Design of Three Phase MultiSignal Generator Based on CPLD摘 要直接数字频率合成(Direct Digital Synthesis，DDS)是20世纪60年代末出现的第三代频率合成技术，该技术从相位概念出发，以时域采样定理为基础，在时域中进行频率合成，它以可编程逻辑器件(CPLD)作为控制及数据处理的核心，可将波形数据用D/A转换器快速恢复。基于CPLD和DDS技术的函数发生器可以实现信号波形的多样化，同时大大提高输出信号的带宽。整个设计采用MAX+ plus II开发平台，VHDL编程实现，基于

2、可编程逻辑器件CPLD设计多波形信号发生器。用VHDL编程实现，其设计过程简单，极易修改，可移植性强。系统以CPLD为核心，采用直接数字合成技术，辅以必要的模拟电路，构成一个波形稳定，精度较高的函数信号发生器。系统的特色在于除晶体振荡器和A/D转换外，全部集成在一片CPLD芯片上，使系统大大简化。它可输出频率、幅度可调的正弦波、三角波、方波。另外由于CPLD具有可编程重置特性，因而可以方便地更换波形数据，且简单易行，带来极大方便。 关键词：信号发生器设计；三相；VHDL；CPLD；MAX+ plus IIABSTRACTDirect digital frequency synthesize(D

3、DFS) is a recently and rapidly developed technology which features high frequency resolutionThis paper briefly introduces the basic principle of DDS. The basic principle and performance of CPLD chipThen it mainly describes how to use CPLD chip to design a function generator of high accuracyThe princ

4、iple of three-phase multi-signal generator based on CPLD and DDS technology is introducedBased on these，the modules of CPLD design are givenThe multi-wave signal generator is designed based on program-mable logical component CPLDThe VHDL programming realization and the MAX+ plus II development platf

5、orm. Besides the crystal oscillator and the A/D transformation，the entire system completely integrates on the CPLD chipThe multi-wave signal generator may output the sine-wave，the triangle-wave，the square-waveThen downloaded under the situation which the entire system hardware connects do not change

6、，and finally output the special profile which user needsThe multi-wave signal generator generates wave which the conventional function signal generators cant makeMoreover because of the programmable reset feature of the CPLD，the generator can change the wave data conveniently and practice easilyThe

7、whole design realizes by the VHDL programmerIts design process has simple feature，easy modification and high transportationKeywords：Signal Generator Design；Three-phase；VHDL；CPLD；MAX+ plus II目 录1 引 言12基于CPLD的三相多波形函数发生器设计32.1 波形发生器系统的设计方法及其技术指标32.1.1设计方式概述32.1.2 三相函数多波形发生器技术指标52.1.3三相波形发生器设计方法概述52.2 设

8、计方案62.2.1 三相函数发生器设计原理62.2.2 多波形发生器的各个波形模块设计方式简介92.3 调试部分122.3.1 CPLD在使用中遇到的问题122.3.2 控制电路的调试132.3.3 DAC电路的调试132.3.4 程序的调试132.3.5 硬件电路的调试13结 论15参考文献16附录1 三相多波形函数发生器各模块的程序17附录2 元件介绍231 DAC0832232 LM324243 PM7128SLC84-15芯片25附录3电路原理图26附录4 英文资料及译文271英文资料272英文译文36致 谢431 引 言现代电子技术的核心技术是EDA（Electronic Desig

9、n Automation）。EDA技术就是依赖强大的电子计算机在EDA开发平台上，对硬件描述语言HDL(Hardware Description Language)系统逻辑描述手段完成的设计文件，自动的完成逻辑编译、逻辑化简、逻辑分割、逻辑综合、结构综合（布局布线），以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。EDA技术使得设计者的工作仅限于利用软件的方式，即利用硬件描述语言和EDA软件来完成对系统硬件功能的实现。EDA使得电子技术领域各学科的界限更加模糊，更加护为包容：模拟与数字、软件与硬件、系统与器件、行为与结构、ASIC（Application Specific Integr

10、ated Circuit,专用集成电路）与FPGA（Field Programmable Gate Array）等。EDA技术在21世纪得到的很大进步，例如更大规模的FPGA和CPLD（Complex Programmable Logic Device）器件的不断推出；软硬件IP核(Intellectual Property)在电子行业的产业领域、技术领域和设计应用领域得到进一步的确认；系统级、行为验证级硬件描述语言(System C)的出现，使复杂电子系统和验证趋于简单。硬件描述语言VHDL全名是VHSIC(Very High Speed Integrated Circuit) Hardwa

11、re Description Language是EDA技术的重要组成部分,由美国国防部发起创建，由IEEE (The Institute of Electrical and Electronics Engineers)进一步发展并发布，是硬件描述语言的业界标准之一。VHDL语言具有很强的电路描述和建模能力，能从多个层次对数字系统进行建模和描述，从而大大简化了硬件设计任务，提高了设计效率和可靠性。VHDL具有与具体硬件电路无关和与设计平台无关的特性，并且具有良好的电路行为描述和系统描述的能力，VHDL支持各种模式的设计方法：自顶向下与自顶向上或混合方法，在面对当今电子产品生命周期缩短，需要多次重

12、新设计以融入最新技术、改变工艺等方面，VHDL具有良好的适应性。向器件作编程或适配习惯上叫做下载，这要通过下载软件平台或者下载电缆实现。这是设计过程中的重要步骤，可以利用MAX+PLUS软件在计算机上完成设计并下载到目标器件中。EDA工具软件大致可以分为5个模块：设计输入编辑器，仿真器，HDL综合器，适配器，下载器等。Direct Digital Synthesis(DDS)是20世纪60年代末出现的第三代频率合成技术。该技术从相位概念出发，以时域采样定理为基础，在时域中进行频率合成，它以可编程逻辑器件(CPLD)作为控制及数据处理的核心，将存于Flash ROM的波形数据用D/A转换器快速恢

13、复。DDS频率转换速度快，频率分辨率高，并在频率转换时可保持相位的连续，因而易于实现多种调制功能。DDS是全数字化技术，其幅度、相位、频率均可实现程控，并可通过更换波形数据灵活实现任意波形。此外，DDS易于单片集成，体积小，价格低，功耗小，因此DDS技术近年来得到了飞速发展，其应用也越来越广泛。基于CPLD和DDS技术的函数发生器可以实现信号波形的多样化，而且方便可靠，简单经济，系统易于扩展，同时可大大提高输出信号的带宽。CPLD为连续式互连结构，器件引脚到内部逻辑单元，以及各逻辑单元之间，是通过全局互连总线中的多路选择器或交叉矩阵选通构成信号通路。其主要特点是内部时间延时与器件逻辑结构等无关

14、，各模块之间提供了具有固定时延的快速互连通道，因此可以预测时间延时，容易消除竞争冒险等现象，便于各种逻辑电路设计。 本文的DDS系统以CPLD为核心，采用直接数字合成技术，辅以必要的模拟电路，构成一个波形稳定，精度较高的函数信号发生器。本系统的特色在于CPLD中集成了大部分电路，使系统大大简化，除输出所需的正弦波、方波、三角波，还可进行波形存储,三种波形之间的相位差均为120，是三相的CPLD系统。DDS的理论依据是奈奎斯特抽样定理。根据该定理，对于一个周期正弦波连续信号，可以沿其相位轴方向，以等量的相位间隔对其进行相位/幅度抽样，得到一个周期性的正弦信号的离散相位的幅度序列，并且对模拟幅度进

15、行量化，量化后的幅值采用相应的二进制数据编码。这样就把一个周期的正弦波连续信号转换成为一系列离散的二进制数字量，然后通过一定的手段固化在只读存储器ROM 中，每个存储单元的地址即是相位取样地址，存储单元的内容是已经量化了的正弦波幅值。这样的一个只读存储器就构成了一个与2周期内相位取样相对应的正弦函数表，因它存储的是一个周期的正弦波波形幅值，因此又称其为正弦波形存储器。此时，正弦波形信号的相位与时间成线性关系。根据这一基本关系，在一定频率的时钟信号作用下，通过一个线性的计数时序发生器所产生的取样地址对已得到的正弦波波形存储器进行扫描，进而周期性地读取波形存储器中的数据，其输出通过数模转换器及低通

16、滤波器就可以合成一个完整的、具有一定频率的正弦波信号。DDS电路一般包括系统时钟、相位累加器、相位调制器、ROM 查找表、D/A转换器和低通滤波器(LPF)。基于CPLD和DDS技术的函数发生器可以实现信号波形的多样化，而且方便可靠，简单经济，系统易于扩展，同时可大大提高输出信号的带宽。2基于CPLD的三相多波形函数发生器设计2.1 波形发生器系统的设计方法及其技术指标2.1.1设计方式概述在电子工程设计与测试中，常常需要一些具有特殊要求的信号，要求其波形产生多，频率方便可调。通常的信号产生器难以满足要求，市场上出售的任意信号产生器价格昂贵。在老师指导下，结合实际要求，我设计了一种基于CPLD

17、的三相多波形函数发生器，能输出正弦波、三角波、方波等波形信号，波形信号之间的相位差均为120。复杂可编程逻辑器件CPLD器件可以代替许多分立元器件，从而大大降低了电路板的复杂程度。对于CPLD器件的设计一般可以分为设计输入、设计实现和器件编程三个设计步骤以及相应的功能仿真、时序仿真和器件测试三个设计验证过程。设计输入有多种方式，目前最常用的有电路图和硬件描述语言两种，对于简单的设计，可采用原理图的方式设计，对于复杂的设计可使用原理图或硬件描述语言(Verilog, AHDL, VHDL语言)，或者两者混用，采用层次化设计方法，分模块层次地进行描述。原理图设计方法主要是按照数字系统的功能采用具体

18、的逻辑器件组合来实现的把这些由具体器件实现逻辑功能的电路图输入到软件当中。这种设计方法比较直观。 硬件描述语言设计方法主要把数字系统的逻辑功能用硬件语言来描述，采用VHDL语言描述的数字系统大致有三种；其一称为行为描述，它用几个包含着若干顺序语句的进程描述输入与输出之间的转换关系；其二是数据流描述，用一系列的并发信号赋值语句描述输入与输出之间的关系；其三为结构描述方式，是通过元件之间的互联关系描述输出电路的结构。无论是原理图输入还是描述语言输入都各有其优点，原理图设计适合于对器件比较熟悉，元件之间的互联清楚，并且需要的设计比较简单的情况，而对于器件不熟悉，设计复杂的情况来说，使用硬件描述语言要

19、方便一些。设计实现:设计实现是指从设计输入文件到熔丝图文件(CPLD)的编译过程。在该过程中，编译软件自动地对设计文件进行综合、优化，并针对所选中的器件进行映射、布局、布线、产生相应的熔丝图或位流数据文件，在此过程中，由于编译软件给系统管脚的分配是比较杂乱的，为了电路板布线的方便，用户可以对输入/输出管脚进行管脚锁定。器件编程:器件编程就是将熔丝图文件或位流数据文件下载到相应的CPLD器件中，并与CPLD器件的管脚相对应，所用的软件是ALTARE公司提供的CPLDDN4，这是ALTARE公司CPLD系列的专用下载软件。设计校验:对应于设计输入、设计实现和器件编程，设计验证分为了功能仿真、时序仿

20、真、器件测试三个部分。功能仿真验证设计的逻辑功能，在设计输入过程中，对部分功能或整个设计均可进行仿真；时序仿真是在设计实现以后，针对器件的布局、布线方案进行时延仿真，分析定时关系:器件测试是在器件编程后，通过实验或借助测试工具，测试器件最终的功能和性能指标。在设计中系统的接口电路、信号源的大多数逻辑控制都在CPLD中实现。在该流程中仿真是重点。仿真又可分为功能仿真(前仿真)与时序仿真(后仿真)。根据电路设计编制仿真文件，在文件被综合前进行仿真，可验证电路功能；在保证电路已实现设计的功能后，进行综合并对综合的结果进行时序仿真，可验证电路的时序是否满足要求。当电路的前仿真与后仿真都满足要求，则电路

21、的设计是成功的。然后设置器件类型并进行引脚锁定，再对文件进行适合于所加配置的逻辑综合；通过后即完成设计。最后结合系统中的其它部分进行连调，如发现问题可修改设计。本设计中使用了ALTERA公司提供的配套软件MAX+PLUSII进行文件的输入、编译和下载。MAX+PLUSII的软件设计主要由设计输入、项目编译、项目校验和器件编程等四部分构成。设计输入功能仿真编译实现时序仿真编程下载调试结束图2.1-1 CPLD设计流程图设计输入MUS+PLUS文本编辑器MUS+PLUS图形编辑器项目编译编译器网表提取器数据库建库器适配综合器器件编程MUS+PLUS编程器项目校验MUS+PLUS时间分析器MUS+P

22、LUS图2.1-2 MUS+PLUS设计的主要组成部分2.1.2 三相函数多波形发生器技术指标三种波形之间的相位差均为120，可以同时输出，具有三相的功能。对以下三种波形的频率均要求：产生的频率都可以预置；输出的信号幅值能在100mv3V的范围内调整。对正弦波信号的要求为：信号频率范围：20Hz-20kHz之间可调，步长为10Hz；非线性失真系数3%。对方波信号的要求是：信号频率范围：20Hz-20kHz；上升和下降时间qqqqqqqqqqnull; end case; end process;end chu_arc;LIBRARY ieee ; -分频模块use ieee.std_logic

23、_1164.all;entity fana is port(a:in integer range 0 to 312; clk:in std_logic; q:out std_logic);end fana;architecture fan_arc of fana isbegin process(clk) variable b,d:std_logic; variable c:integer range 0 to 312; begin if clkevent and clk=1then if b=0then c:=a-1; b:=1; else if c=1 then b:=0; d:=not d

24、; else c:=c-1; end if; end if; end if; q=d; end process;end fan_arc;LIBRARY ieee; -方波模块use ieee.std_logic_1164.all;entity square is port(clk,clr:in std_logic; q:out integer range 0 to 255);end square;architecture sq_arc of square issignal a:bit;begin process(clk,clr) variable cnt:integer; begin if c

25、lr=0then a=0; elsif clkevent and clk=1then if cnt7 then cnt:=cnt+1; else cnt:=0; a=not a; end if; end if; end process; process(clk,a) begin if clkevent and clk=1then if a=1then q=255; else q=0; end if; end if; end process;end sq_arc;LIBRARY ieee;-三角波模块use ieee.std_logic_1164.all;use ieee.std_logic_u

26、nsigned.all;entity delta is port(clk,reset:in std_logic; q:out std_logic_vector(7 downto 0);end delta;architecture delta_arc of delta isbegin process(clk,reset) variable tmp:std_logic_vector(7 downto 0); variable a:std_logic; begin if reset=0 then tmp:=00000000; elsif clkevent and clk=1 then if a=0t

27、hen if tmp=11111000then tmp:=11111111; a:=1; else tmp:=tmp+8; end if; else if tmp=00000111then tmp:=00000000; a:=0; else tmp:=tmp-8; end if; end if; end if; q=tmp; end process; end delta_arc;LIBRARY ieee; -正弦波模块use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity delta is port(clk,rese

28、t:in std_logic; q:out std_logic_vector(7 downto 0);end delta;architecture delta_arc of delta isbegin process(clk,reset) variable tmp:std_logic_vector(7 downto 0); variable a:std_logic; begin if reset=0 then tmp:=00000000; elsif clkevent and clk=1 then if a=0then if tmp=11111000then tmp:=11111111; a:=1; else tmp:=tmp+8; end if; else if tmp=00000111then tmp:=00000000; a:=0; else tmp:=tmp-8; end if; end if; end if; q=tmp; end process; end delta_arc;LIBRARY ieee;-控制模块use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity chpro31 is port(dlt,sqr,sin:in st