设计分频器实现：输入时钟频率为50MHZ,输出400HZ、100HZ、25HZ、1HZ时钟

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1、设计分频器实现：输入时钟频率为50MHZ，输出400HZ、100HZ、25HZ、1HZ 时钟实训任务:设计分频器实现：输入时钟频率为50MH乙输出400HZ. 100HZ.25H乙1HZ时钟。Clk 50MHZmodule div(clk_50MH z, clk_400H z, clk_1OOH z, clk_25H z, clk_1Hz) input clk_50MH z;output clk_400H z,clk_100H z,clk_25H z,clk_1H z;reg clk_400H z,clk_100H z, clk_25H z,clk_1H z;reg 15:0 cnt1; |a

2、lways(posedge clk_50MHz)if(cnt 1=16d62499)begincnt1=0;clk_400Hzv=clk_400Hz;endelsecnt1=cnt1 1b1; reg 1:0 cnt2;always(posedge clk_400Hz) if(cnt2=1b1)begincnt2=0;clk_100Hzv=clk_100H z; endelsecnt2=cnt2 1b1; |reg 1:0 cnt3; |always(posedge clk_100Hz) if(cnt3=1b1)begincnt3=0;clk_25Hzv=clk_25H z;endelsecnt3=cnt3 1b1; |reg 5:0 cnt4;always(posedge clk_100Hz) if(cnt4=6d49)begincnt4=0;clk_1Hz=clk_1H z;endelsecnt4=cnt4 1b1; |endmodule

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