半导体集成电路制造PIE常识讲解

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1、 Question & Answer PIE 1 PIE 1. 何谓 PIE? PIE 的主要工作是什幺 ? 答： Process

2、 Integration Engineer(工艺整合工程师 ), 主要工作是整合各部门的资源 , 对工艺持续进行改善 , 确保产品的良率（ yield）稳定良好。 2. 200mm，300mm Wafer 代表何意义 ? 答： 8 吋硅片 (wafer)直径为 200mm , 直径为 300mm 硅片即 12 吋. 目前中芯国际现有的三个工厂采用多少 mm 的硅片 (wafer)工艺？未来北京 3. 的 Fab4(四厂 )采用多少 mm 的 wafer 工艺？ 答：当前 1~3 厂为 200mm(8 英寸 )的 wafer, 工艺水平已达 0.13u

3、m 工艺。 未来北京厂工艺 wafer 将使用 300mm(12 英寸 )。 4. 我们为何需要 300mm? 答： wafer size 变大，单一 wafer 上的芯片数 (chip)变多，单位成本降低 200→300 面积增加 2.25 倍 ,芯片数目约增加 2.5 倍 8〞 12〞 200mm 300mm 5. 所谓的 0.13 um 的工艺能力 (technology)代表的是什幺意义？ 答：是指工厂的工艺能力可以达到 0.13 um 的栅极线宽。当栅极的线宽做的越小时，整个器件就可

4、以变的越小，工作速度也越快。 6.  从 0.35um->0.25um->0.18um->0.15um->0.13um 的 technology改变又代表 的是什幺意义？ 答：栅极线的宽（该尺寸的大小代表半导体工艺水平的高低） 做的越小时，工艺的难度便相对提高。从 0.35um -> 0.25um -> 0.18um -> 0.15um -> 0.13um 代表着每一个阶段工艺能力的提升。 一般的硅片 (wafer)基材 (substrate)可区分为 N,P 两种类型（ type）,何谓 N, 7. P-type waf

5、er? 答： N-type wafer 是指掺杂 negative 元素 (5 价电荷元素，例如： P、 As) 的硅片 , P-type 的 wafer 是指掺杂 positive 元素 (3 价电荷元素 , 例如： B、In) 的硅片。 2 8. 工厂中硅片（ wafer）的制造过程可分哪几个工艺过程 (module)？ 答：主要有四个部分： DIFF （扩散）、TF( 薄膜 )、PHOTO （光刻）、ETCH （刻蚀）。其中 DIFF 又包括 FURNACE( 炉管 )、WET( 湿刻 )、IMP(

6、离子注入 )、RTP( 快速热处理 )。TF 包括 PVD( 物理气相淀积 )、 CVD( 化学气相淀积 ) 、 CMP( 化学机械研磨 )。硅片的制造就是依据客户的要求，不断的在不同工艺过程（ module）间重复进行的生产过程，最后再利用电性的测试，确保产品良好。 9. 一般硅片的制造常以几 P 几 M 及光罩层数 (mask layer)来代表硅片工艺的时间长短，请问几 P 几 M 及光罩层数 (mask layer)代表什幺意义？ 答：几 P 几 M 代表硅片的制造有几层的 Poly(多晶硅 )和几层的 metal(金属 导线 ). 一般 0.15um 的逻辑产品

7、为 1P6M( 1 层的 Poly 和 6 层的 metal)。而 光罩层数（ mask layer）代表硅片的制造必需经过几次的 PHOTO（光刻）. Wafer 下线的第一道步骤是形成 start oxide 和 zero layer? 其中 start oxide 10. 的目的是为何？ 答：①不希望有机成分的光刻胶直接碰触 Si 表面。 ②在 laser 刻号过程中 ,亦可避免被产生的粉尘污染。 11. 为何需要 zero layer? 答：芯片的工艺由许多不同层次堆栈而成的 , 各层次之间以 zero layer 当做对准的基准。

8、 12. Laser mark 是什幺用途 ? Wafer ID 又代表什幺意义 ? 答： Laser mark 是用来刻 wafer ID, Wafer ID 就如同硅片的身份证一样 , 一个 ID 代表一片硅片的身份。 13. 一般硅片的制造 (wafer process)过程包含哪些主要部分？答：①前段（ frontend ）- 元器件 (device) 的制造过程。 ②后段（ backend）- 金属导线的连接及护层（ passivation ） 14. 前段（ frontend）的工艺大致可区分为那些部份 ? 答：① STI 的形成

9、(定义 AA 区域及器件间的隔离 ) ②阱区离子注入（ well implant）用以调整电性③栅极 (poly gate)的形成 ④源 /漏极（ source/drain）的形成⑤硅化物 (salicide)的形成 15. STI 是什幺的缩写 ? 为何需要 STI? 答： STI: Shallow Trench Isolation(浅沟道隔离 )， STI 可以当做两个组件 （ device）间的阻隔 , 避免两个组件间的短路 . 3 16. AA 是哪两个字的缩写 ? 简单说明 AA 的用途 ?

10、 答： Active Area, 即有源区，是用来建立晶体管主体的位置所在，在其上形成源、漏和栅极。两个 AA 区之间便是以 STI 来做隔离的。 17. 在 STI 的刻蚀工艺过程中，要注意哪些工艺参数？答：① STI etch（刻蚀）的角度； ② STI etch 的深度； 18.  ③ STI etch 后的 CD 尺寸大小控制。 (CD control, CD=critical dimension) 在 STI 的形成步骤中有一道 liner oxide（线形氧化层） , liner oxide 的特

11、性 功能为何？ 答： Liner oxide 为 1100C, 120 min 高温炉管形成的氧化层，其功能为： ①修补进 STI etch 造成的基材损伤； ②将 STI etch 造成的 etch 尖角给于圆化 ( corner rounding)。 ① ② 定义光阻 1625? Nitride 1625? Nitride 110? PAD Oxide 110? PAD Oxide Substrate ④ 填入氧化层 HDP Oxide 5800?

12、HDP 1625? Nitride 110? PAD Oxide 200? Liner Oxide Substrate 圆化 ⑤ STI CMP >1400? Nitride 110? PA D Oxide  Substrate ③ 进行蚀刻 尺寸大小 光阻 16250? Nitride 110? PAD Oxide 一般深度 為 4000A~5000A Substrate ⑥ 去除 SiN & Oxide 完成 STI 角度 110? SAC O

13、xide AA 区 Substrate Substrate 要注意 SiN 的 remain 及 这里的 SAC oxide 是在 SiN remove 及 HDP oxide 的 loss pad oxide remove 后，再重新长过的 oxide 4 19. 一般的阱区离子注入调整电性可分为那三道步骤 ? 功能为何？ 答：阱区离子注入调整是利用离子注入的方法在硅片上形成所需要的组件电子特性，一般包含下面几道步骤： ① Well Implant ：形成 N,P 阱

14、区； ② Channel Implant：防止源 /漏极间的漏电； ③ Vt Implant ：调整 Vt （阈值电压）。 20. 一般的离子注入层次（ Implant layer）工艺制造可分为那几道步骤 ? 答：一般包含下面几道步骤： ①光刻 (Photo)及图形的形成；②离子注入调整； ③离子注入完后的 ash (plasma(等离子体 )清洗 ) ④光刻胶去除（ PR strip） 21. Poly（多晶硅）栅极形成的步骤大致可分为那些 ? 答：① Gate oxide(栅极氧化层 )的沉积； ② Poly film 的沉积及 SiON

15、( 在光刻中作为抗反射层的物质 )的沉积）； ③ Poly 图形的形成 (Photo)； ④ Poly 及 SiON 的 Etch； ⑤ Etch 完后的 ash( plasma(等离子体 )清洗 )及光刻胶去除（ PR strip）； ⑥ Poly 的 Re-oxidation（二次氧化）。 22. Poly（多晶硅）栅极的刻蚀 (etch)要注意哪些地方？答：① Poly 的 CD( 尺寸大小控制； ②避免 Gate oxie 被蚀刻掉，造成基材（ substrate）受损 . 23. 何谓 Gate oxide (栅极氧化层 )? 答

16、：用来当器件的介电层，利用不同厚度的 gate oxide 可, 调节栅极电压对 不同器件进行开关 栅极电压 Gate(栅极 ) 基 漏极电压 本 Source (Device) 器 Gate oxide 栅极氧化层 Drain 漏极 源极 件 Substrate 基材 示 意 图 5 24. 源 /漏极 (source/drain)的形成步骤

17、可分为那些 ? 答：① LDD 的离子注入（ Implant ）； ② Spacer 的形成； ③ N+/P+IMP 高浓度源 /漏极 (S/D) 注入及快速热处理 (RTA ： Rapid Thermal Anneal)。 25. LDD 是什幺的缩写 ? 用途为何 ? 答：LDD: Lightly Doped Drain. LDD 件产生热载子效应的一项工艺。 ①  是使用较低浓度的源 /漏极 , 以防止组 ② LDD 离子植入 P P P P N-Well N-We

18、ll ③ ④ 形成 Spacer  N+/P+高浓度离子植入 P P P+ P+ N-Well N-Well 26. 何谓 Hot carrier effect (热载流子效应 )? 答：在线寛小于 0.5um 以下时 , 因为源 /漏极间的高浓度所产生的高电场 , 导致载流子在移动时被加速产生热载子效应 , 此热载子效应会对 gate oxide 造成破坏 , 造成组件损伤。 27. 何谓 Spacer? Spacer蚀刻时要注意哪些地方？ 答：在栅极 (Poly)的两旁用

19、 dielectric（介电质）形成的侧壁，主要由 Ox/SiN/Ox 组成。蚀刻 spacer 时要注意其 CD 大小，profile(剖面轮廓 )， 及 remain oxide(残留氧化层的厚度 ) 28. Spacer 的主要功能 ? 答：①使高浓度的源 /漏极与栅极间产生一段 LDD 区域 ; ②作为 Contact Etch 时栅极的保护层。 29. 为何在离子注入后 , 需要热处理 ( Thermal Anneal)的工艺 ? 答：①为恢复经离子注入后造成的芯片表面损伤 ; ②使注入离子扩散至适当的深度 ; ③使注入离子移动到适当的晶

20、格位置。 30. SAB 是什幺的缩写 ? 目的为何？ 答：SAB：Salicide block, 用于保护硅片表面，在 RPO (Resist Protect Oxide) 的保护下硅片不与其它 Ti, Co 形成硅化物 (salicide) 6 31. 简单说明 SAB 工艺的流层中要注意哪些 ? 答：① SAB 光刻后（ photo），刻蚀后 (etch)的图案（特别是小块区域） 。要确定有完整的包覆（ block）住必需被包覆（ block）的地方。 ② remain oxide (残留氧化层的厚度 )。

21、 有 RPO 保护的地方 不会形成 Salicide CO Sailcide N+ N+ P-Well 32. 何谓硅化物 ( salicide)? 答：Si 与 Ti 或 Co 形成 TiSix 或 CoSix, 一般来说是用来降低接触电阻值（ Rs, Rc）。 33. 硅化物 (salicide)的形成步骤主要可分为哪些 ? 答：① Co(或 Ti)+TiN 的沉积； ②第一次 RTA（快速热处理）来形成 Salicide。③将未反应的 Co(Ti) 以化学酸去除。 ④第二次 RTA (用来

22、形成 Ti 的晶相转化 , 降低其阻值 )。 34. MOS 器件的主要特性是什幺？ 答：它主要是通过栅极电压（ Vg）来控制源，漏极 (S/D)之间电流，实现其开关特性。 35. 我们一般用哪些参数来评价 device的特性？ 答：主要有 Idsat、Ioff、 Vt、Vbk(breakdown)、Rs、Rc；一般要求 Idsat、 Vbk (breakdown) 值尽量大， Ioff 、Rc 尽量小， Vt 、Rs 尽量接近设计 值 . 36. 什幺是 Idsat?Idsat 代表什幺意义？ 答：饱和电流。也就是在栅压 (Vg

23、)一定时，源 /漏 (Source/Drain)之间流动的最大电流 . 37. 在工艺制作过程中哪些工艺可以影响到 Idsat? 答： Poly CD( 多晶硅尺寸 )、 Gate oxide Thk( 栅氧化层厚度 )、 AA( 有源区 ) 宽度、 Vt imp. 条件、 LDD imp. 条件、 N+/P+ imp. 条件。 38. 什幺是 Vt? Vt 代表什幺意义？ 答：阈值电压（ Threshold Voltage），就是产生强反转所需的最小电压。当栅极电压 Vg

24、， MOS 处于开的状态。 7 39. 在工艺制作过程中哪些工艺可以影响到 Vt? 答：Poly CD、Gate oxide Thk. (栅氧化层厚度 )、AA( 有源区 )宽度及 Vt imp. 条件。 40. 什幺是 Ioff? Ioff 小有什幺好处 答：关态电流， Vg=0 时的源、漏级之间的电流，一般要求此电流值越小越好。Ioff 越小 , 表示栅极的控制能力愈好 , 可以避免不必要的漏电流 (省 电 )。 41. 什幺是 device breakdown voltage? 答

25、：指崩溃电压（击穿电压） ，在 Vg=Vs=0 时， Vd 所能承受的最大电压， 当 Vd 大于此电压时，源、漏之间形成导电沟道而不受栅压的影响。在器件越做越小的情况下，这种情形会将会越来越严重。 42. 何谓 ILD? IMD? 其目的为何？ 答： ILD ： Inter Layer Dielectric, 是用来做 device 与 第一层 metal 的隔离（ isolation），而 IMD ：Inter Metal Dielectric ，是用来做 metal 与 metal 的隔离（ isolation）.要注意 ILD 及 IMD 在 CMP 后的厚

26、度控制。 IMD Metal-1 CT 43. 一般介电层 ILD 的形成由那些层次组成？ 答：① SiON 层沉积 (用来避免上层 B,P 渗入器件 )； ② BPSG（掺有硼、磷的硅玻璃）层沉积； ③ PETEOS （等离子体增强正硅酸乙脂）层沉积； 最后再经 ILD Oxide CMP(SiO 2 的化学机械研磨 )来做平坦化。 44. 一般介电层 IMD 的形成由那些层次组成？ 答：① SRO 层沉积 (用来避免上层的氟离子往下渗入器件 )；

27、② HDP-FSG （掺有氟离子的硅玻璃）层沉积 ; ③ PE-FSG（等离子体增强 ,掺有氟离子的硅玻璃）层沉积； 使用 FSG 的目的是用来降低 dielectric k 值 , 减低金属层间的寄生电容。 最后再经 IMD Oxide CMP(SiO 2 的化学机械研磨 )来做平坦化。 8 45. 简单说明 Contact(CT) 的形成步骤有那些 ? 答： Contact 是指器件与金属线连接部分，分布在 poly、AA 上。 ① Contact 的 Photo（光刻）； ② Contact 的

28、 Etch 及光刻胶去除 (ash & PR strip)； ③ Glue layer（粘合层）的沉积； ④ CVD W （钨）的沉积 ⑤ W-CMP 。 46. Glue layer（粘合层）的沉积所处的位置、成分、薄膜沉积方法是什幺？ 答：因为 W 较难附着在 Salicide上 ,所以必须先沉积只 Glue layer 再沉积 W Glue layer 是为了增强粘合性而加入的一层。主要在 salicide与 W(CT) 、 W(VIA) 与 metal 之间 , 其成分为 Ti 和 TiN, 分别采用 PVD 和 CVD 方

29、 式制作。 47. 为何各金属层之间的连接大多都是采用 CVD 的 W-plug( 钨插塞 )? 答：① 因为 W 有较低的电阻； ② W 有较佳的 step coverage(阶梯覆盖能力 )。 48. 一般金属层 (metal layer)的形成工艺是采用哪种方式 ?大致可分为那些步骤 ? 答：① PVD ( 物理气相淀积 ) Metal film 沉积 ② 光刻 (Photo)及图形的形成； ③ Metal film etch 及 plasma(等离子体 )清洗（此步驺为连序工艺，在同一个机台内完成，其目的在避免金属腐蚀）

30、 ④ Solvent 光刻胶去除。 49. Top metal 和 inter metal 的厚度，线宽有何不同 ? 答：Top metal 通常要比 inter metal 厚得多，0.18um 工艺中 inter metal 为 4KA, 而 top metal 要 8KA. 主要是因为 top metal 直接与外部电路相接， 所承受负载较大。一般 top metal 的线宽也比 inter metal 宽些。 在量测 Contact /Via（是指 metal 与 metal 之间的连接）的接触窗开的好不好 50. 时 , 我们是利用什幺电性参数来

31、得知的 ? 答：通过 Contact 或 Via 的 Rc 值， Rc 值越高，代表接触窗的电阻越大 , 一般来说我们希望 Rc 是越小越好的。 51. 什幺是 Rc? Rc 代表什幺意义？ 答：接触窗电阻，具体指金属和半导体（ contact）或金属和金属 (via)，在相接触时在节处所形成的电阻，一般要求此电阻越小越好。 9 52. 影响 Contact (CT) Rc 的主要原因可能有哪些 ? 答：① ILD CMP 的厚度是否异常； ② CT 的 CD 大小；

32、 ③ CT 的刻蚀过程是否正常；④接触底材的质量或浓度（ Salicide，non-salicide)； ⑤ CT 的 glue layer（粘合层）形成； ⑥ CT 的 W-plug。 53. 在量测 Poly/metal 导线的特性时 , 是利用什幺电性参数得知 ? 答：可由电性量测所得的 spacing & Rs 值来表现导线是否异常 。 54. 什幺是 spacing?如何量测 ? 答：在电性测量中，给一条线 (poly or metal)加一定电压，测量与此线相邻但不相交的另外一线的电流，此电流越小越好。当电流偏大时代表导线间可能发生短路的现象

33、。 55. 什幺是 Rs? 答：片电阻（单位面积、单位长度的电阻） ，用来量测导线的导电情况如何。一般可以量测的为 AA(N+,P+), poly & metal. 56. 影响 Rs 有那些工艺 ? 答：① 导线 line（AA, poly & metal ）的尺寸大小。 (CD=critical dimension) ② 导线 line（poly & metal）的厚度。 ③ 导线 line (AA, poly & metal) 的本身电导性。（在 AA, poly line 时可能为注入离子的剂量有关） 57. 一般护层的结构是由哪三层组成 ?

34、 答：① HDP Oxide(高浓度等离子体二氧化硅 ) ② SRO Oxide（ Silicon rich oxygen富氧二氧化硅） ③ SiN Oxide 58. 护层的功能是什幺 ? 答：使用 oxide 或 SiN 层 , 用来保护下层的线路，以避免与外界的水汽、空气相接触而造成电路损害。 59. Alloy 的目的为何 ? 答：① Release 各层间的 stress（应力），形成良好的层与层之间的接触面 ② 降低层与层接触面之间的电阻。 60. 工艺流程结束后有一步骤为 WAT，其目的为何 ?

35、 答： WAT(wafer acceptance test),是在工艺流程结束后对芯片做的电性测量，用来检验各段工艺流程是否符合标准。 （前段所讲电学参数 Idsat, Ioff, Vt, Vbk(breakdown), Rs, Rc 就是在此步骤完成） 10 61. WAT 性 的主要 目有那些 ? 答：① 器件特性 ； ② Contact resistant (Rc)； ③ Sheet resistant (Rs)； ④ Break down test； ⑤ 容 ； ⑥ Isolation (spac

36、ing test)。 62. 什么是 WAT Watch 系 ? 它有什么功能 ? 答： Watch 系 提供 PIE 工程 一个工具 , 来 不同 WAT 目 , 置不同的 住 品及 出 Warning 警告 准 , 能使 PIE 工程 早期 工 上的 。 63. 什么是 PCM SPEC? 答：PCM (Process control monitor) SPEC广 而言是指芯片制造 程中所有工 量 目的 格 ,狭 而言 是指 WAT 参数的 格。 64. 当 WAT 量 到异常是要如何 理 ? 答：① 看 WAT 机台

37、是否异常 ,若有 重 之 ② 利用手 机台 Double confirm ③ 品是在工 流程制作上是否有异常 ④ 切片 65. 什么是 EN? EN 有何功能或用途 ? 答：由 CE 出 , 关于某一 品的相关信息 (包括 Technology ID, Reticle and some split condition ETC⋯ .) 或是客 要求的事 ( 包括 HOLD, Split, Bank, Run to complete, Package⋯ .), 根据 EN 提供信息我 才可以建立 Process flow及 理此 品

38、的相关 作。 66. PIE 工程 每天来公司需要 Check 哪些 目 (开 五件事 )? 答：① Check MES 系 , 察看自己 Lot 情况 ② 理 in line hold lot.(defect, process, WAT) ③ 分析 相关 品 in line 数据 .(raw data & SPC) ④ 分析 相关 品 CP test 果 ⑤ 参加晨会 , 相关 品信息 67. WAT 工程 每天来公司需要 Check 哪些 目 (开 五件事 )? 答：① 检查 WAT 机台 Status ②

39、 及 理 WAT hold lot ③ 前一天的 retest wafer及量 是否有异常 ④ 是否有新 品要到 WAT ⑤ 交接事 11 68. BR 工程师每天来公司需要 Check 哪些项目 (开门五件事 )? 答：① Pass down ② Review urgent case status ③ Check MES issues which reported by module and line ④ Review documentation ⑤ Review task status

40、 69. ROM 是什幺的缩写 ? 答： ROM: Read only memory 唯读存储器 读写功能 特性 耗电 速度 组成 DRAM 具有读写功用 随机存取记忆体 电力消失后更不存在 处理速度较 SRAM 慢 一个电晶体 (Random access memory) 已记忆的资料 一个电容 SRAM 具有读写功用 随机存取记忆体 电力消失后更不存在 处理速度最快 一般是 6个电晶体 (Random access memory) 已记忆的资料 EPROM 具有

41、读写功用 只读记忆体 电力消失后仍然存在 (Read only memory) 已记忆的资料 ROM 只能读不能写 只读记忆体 电力消失后仍然存在 (Read only memory) 已记忆的资料 12

42、 70. 何谓 YE? 答： Yield Enhancement 良率改善 71. YE 在 FAB 中所扮演的角色？ 答：针对工艺中产生缺陷的成因进行追踪，数据收集与分析，改善评估等工作。进而与相关工程部门工程师合作提出改善方案并作效果评估。 72. YE 工程师的主要任务？ 答：① 降低突发性异常状况。 (Excursion reduction) ② 改善常态性缺陷状况。 (Base line defect improvement) 73. 如何 reduce excursion? 答：有效监控各生产机台及工艺上的缺陷现况

43、, defect level 异常升高时迅速予以 查明，并协助异常排除与防止再发。 74. 如何 improve base line defect? 答：藉由分析产品失效或线上缺陷监控等资料，而发掘重点改善目标。持续不断推动机台与工艺缺陷改善活动， 降低 defect level使产品良率于稳定中不断提 升 75. YE 工程师的主要工作内容？ 答：① 负责生产过程中异常缺陷事故的追查分析及改善工作的调查与推动。 ② 评估并建立各项缺陷监控 (monitor)与分析系统。 ③ 开发并建立有效率的缺陷工程系统，提升缺陷分析与改善的能

44、力。 ④ 协助 module建立 off-line defect monitor system,以有效反应生产机台状况。 76. 何谓 Defect? 答： Wafer 上存在的有形污染与不完美，包括 ① Wafer 上的物理性异物（如：微尘，工艺残留物，不正常反应生成物） 。 ② 化学性污染（如：残留化学药品，有机溶剂） 。 ③ 图案缺陷（如： Photo 或 etch 造成的异常成象，机械性刮伤变形，厚度 不均匀造成的颜色异常） 。 ④ Wafer 本身或制造过程中引起的晶格缺陷。 77. Defect 的来源？ 答：① 素材本

45、身：包括 wafer, 气体，纯水，化学药品。 ② 外在环境：包含洁净室，传送系统与程序。 ③ 操作人员：包含无尘衣，手套。 ④ 设备零件老化与制程反应中所产生的副生成物。 13 78. Defect 的种类依掉落位置区分可分为 ? 答：① Random defect : defect分布很散乱 ② cluster defect : defect集中在某一区域 ③ Repeating defect : defect重复出现在同一区域 79. 依对良率的影响 Defect 可分为 ?

46、 答：① Killer defect =>对良率有影响 ② Non-Killer defect =>不会对良率造成影响 ③ Nuisance defect =>因颜色异常或 film grain 造成的 defect,对良率亦无影响 80. YE 一般的工作流程 ? 答：① Inspection tool扫描 wafer ② 将 defect data传至 YMS ③ 检查 defect 增加数是否超出规格 ④ 若超出规格则将 wafer 送到 review station review ⑤ 确认 defect 来源并通知相关单位一同解决

47、 81. YE 是利用何种方法找出缺陷 (defect)? 答：缺陷扫描机 (defect inspection tool)以图像比对的方式来找出 defect.并产出 defect result file. 82. Defect result file包含那些信息 ? 答：① Defect 大小 ② 位置 ,坐标 ③ Defect map 83. Defect Inspection tool 有哪些型式？答： Bright field & Dark Field 84. 何谓 Bright field? 答：接收反射光讯号的缺陷扫描机

48、 85. 何谓 Dark field? 答：接收散射光讯号的缺陷扫描机 86. Bright field 与 Dark field 何者扫描速度较快 ? 答： Dark field 87. Bright field 与 Dark field 何者灵敏度较好 ? 答： Bright field 14 Bright field Dark field Light source visible UV and visible Laser Laser (532nm,2W) (488nm,7

49、5mW) 光源入射角度 normal( 直射 ) normal normal oblique(斜射 ) WPH 2~3pcs 2~3pcs 17pcs(5X) ~14pcs(5um) (每小时产出数量 ) scan layer L/S layer,CMP film deposition,CMP Throughput 慢 Throughput 快 优缺点 Sensitivity好 Sensitivity较差 价格高 价格低 88. Review tool 有哪几种？ 答： Op

50、tical review tool 和 SEM review tool. 89. 何为 optical review tool? 答：接收光学信号的 optical microscope.分辨率较差 ,但速度较快 ,使用较方便 90. 何为 SEM review tool? 答：SEM (scanning electron microscope) review tool接收电子信号 . 分辨率较高但速度慢 ,可分析 defect成分 ,并可旋转或倾斜 defect来做分析 91. Review Station的作用 ? 答：藉由 review

51、station我们可将 Inspection tool 扫描到的 defect 加以分类 ,并做成分析 ,利于寻找 defect来源 92. YMS 为何缩写 ? 答： Yield Management System 93. YMS 有何功能 ? 答：① 将 inspection tool产生的 defect result file传至 review station ② 回收 review station分类后的资料 ③ 储存 defect 影像

52、 15 94. 何谓 Sampling plan? 答：即为采样频率 ,包含 : ① 那些站点要 Scan ② 每隔多少 Lot 要扫 1 个 Lot ③ 每个 Lot 要扫几片 Wafer ④ 每片 Wafer 要扫多少区域 95. 如何决定那些产品需要 scan? 答：① 现阶段最具代表性的工艺技术。 ② 有持续大量订单的产品。 96. 选择监测站点的考虑为何？ 答：① 以 Zone partition 的观念，两个监测站点不可相隔太多工艺的步骤。 ② 由 yield l

53、oss analysis手法找出对良率影响最大的站点。 ③ 容易作线上缺陷分析的站点。 97. 何谓 Zone partition 答：将工艺划分成数个区段，以利辨认缺陷来源。 98. Zone partition 的做法？ 答：① 应用各检察点既有的资料可初步判断工艺中缺陷主要的分布情况。 ② 应用既有的缺陷资料及 defect review 档案可初步辨认异常缺陷发生的工艺站点。 ③ 利用工程实验经由较细的 Zone partition 可辨认缺陷发生的确切站点或机 台 99. 何谓 yield loss analysi

54、s? 答：收集并分析各工艺区间所产生的缺陷对产品良率的影响以决定改善良率的可能途径。 100. yield loss analysis的功能为何？ 答：① 找出对良率影响最大的工艺步骤。 ② 经由 killing ratio 的计算来找出对良率影响最大的缺陷种类。 ③ 评估现阶段可达成的最高良率。 101. 如何计算 killing ratio? 答：藉由 defect map 与 yield map 的迭图与公式的运算，可算出某种缺陷对良率的杀伤力。 16 从什么地方开始

55、讲呢？就从产业链开始吧。 有需求就有生产就有市场。 市场需求（或者潜在的市场需求） 的变化是非常快的， 尤其是消费类电子产 品。这类产品不同于 DRAM ，在市场上总是会有大量的需求。也正是这种变化 多端的市场需求，催生了两个种特别的半导体行业—— Fab 和 Fab Less Design House。 我这一系列的帖子主要会讲 Fab，但是在一开头会让大家对 Fab 周围的东西有个基本的了解。 像 Intel、Toshiba 这样的公司，它既有 Design 的部分，也有生产的部分。这 样的庞然大物在半导体界拥有极强的实力。同样，像英飞凌这

56、样专注于DRAM 的公司，活得也很滋润。至于韩国三星那是个什么都搞的怪物。这些公司，他们通常都有自己的设计部门， 自己生产自己的产品。 有些业界人士把这一类的企业称之为 IDM 。 但是随着技术的发展，要把更多的晶体管集成到更小的 Chip 上去， Silicon Process的前期投资变得非常的大。一条 8 英寸的生产线，需要投资 7~8 亿美金；而一条 12 英寸的生产线，需要的投资达 12~15 亿美金。能够负担这样投资的全世界来看也没有几家企业，这样一来就限制了芯片行业的发展。准入的高门槛，使许多试图进入设计行业的人望洋兴叹。 这个时候台湾半导体教父张忠谋开创

57、了一个新的行业—— foundry。他离开TI，在台湾创立了 TSMC，TSMC 不做 Design，它只为做 Design 的人生产 Wafer。 这样，门槛一下子就降低了。随便几个小朋友，只要融到少量资本，就能够把自己的设计变成产品，如果市场还认可这些产品，那么他们就发达了。同一时代， 台湾的联华电子也加入了这个行当，这就是我们所称的 UMC ，他们的老大是曹 兴诚。——题外话，老曹对七下西洋的郑和非常钦佩，所以在苏州的 UMC 友好 厂（明眼人一看就知道是 UMC 在大陆偷跑）就起名字为“和舰科技” ，而且把厂区的建筑造的非常有个性，就像一群将要启航的战船。

58、 ----想到哪里就说到哪里，大家不要见怪。 作 者 ： core-logic 回 复 日 期 ： 2005-12-26 16:44:42 ============================================= 在 TSMC 和 UMC 的扶植下， Fab Less Design House的成长是非常可观的。 从 UMC 中分离出去的一个 . 小小的 Design Group 成为了著名的“股神”联发科。当年它的 VCD/DVD 相关芯片红透全世界， 股票也涨得令人难以臵信。 我认识一个台湾人的老婆， 在 联发科

59、做 Support 工作，靠它的股票在短短的四年内赚了 2 亿台币，从此就再也 不上班了。 Fab Less Design House的成功让很多的人大跌眼镜。确实，单独维持 Fab 的 成本太高了，所以很多公司就把自己的 Fab 剥离出去，单独来做 Design。 17 Foundry 专注于 Wafer 的生产，而 Fab Less Design House专注于 Chip 的设计，这就是分工。大家都不能坏了行规。如果 Fab Less Design House觉得自己太牛了，想要自建 Fab 来生产自己的 Chip，那会遭到 Foun

60、dry 的抵制，像 UMC 就利用专利等方法强行收购了一家 Fab Less Design House辛辛苦苦建立起来的 Fab。而如 果 Foundry 自己去做 Design，那么 Fab Less Design House就会心存疑惑——究竟 自己的 Pattern Design会不会被对方盗取使用？结果导致 Foundry 的吸引力降低，在产业低潮的时候就会被 Fab Less Design House抛弃。 总体来讲， Fab Less Design House站在这个产业链的最高端， 它们拥有利润的最大头，它们投入小，风险高，收益大。其次是 Foundry(Fa

61、b)，它们总能拥有可观的利润，它们投入大，风险小，受益中等。再次是封装测试（Package&Testing），它们投入中等，风险小，收益较少。当然，这里面没有记入流通领域的分销商。 事实上分销商的收益和投入是无法想象和计量的。 我认识一个分销商， 他曾经把 MP3 卖到了 50%的利润，但也有血本无归的时候。 所以 Design House 是“三年不开张，开张吃三年。 ”而 Fab 和封装测试则是赚个苦力钱。对于 Fab 来讲，同样是 0.18um 的 8 英寸 Wafer，价格差不多， 顶多根据不同的 Metal 层数来算钱，到了封装测试那里会按照封装所用的模式

62、和脚数来算钱。这样 Fab 卖 1200 美元的 Wafer 被 Designer 拿去之后，实际上卖多少钱就与 Fab 它们没有关系了， 也许是 10000 美元，甚至更高。 但如果市场不买账，那么 Design House 可能就直接完蛋了，因为它的钱可能只够到 Fab 去流几 个 Lot 的。 作 者 ： core-logic 回 复 日 期 ： 2005-12-26 17:44:19 ============================================= 我的前老板曾经在台湾 TSMC 不小心 MO ，结果跑死掉一批货， 结果

63、导致一 家 Design House倒闭。题外话—— Fab的小弟小妹看到动感地带的广告都气坏了，什么“没事 MO 一下”，这不找抽吗？没事 MO （Miss Operation）一下，一批货 25 片损失两万多美元，奖金扣光光，然后被 fire。 在 SMIC ，我带的一个工程师 MO ，结果导致一家海龟的 Design House直接关门放狗。这个小子很不爽的跳槽去了一家封装厂，现在混得也还好。 所以现在大家对 Fab 的定位应该是比较清楚的了。 Fab 有过一段黄金时期，那是在上个世纪九十年代末。 TSMC 干四年的普通工程师一年的股票收益相当于 100

64、个月的工资（本薪），而且时不时的公司就广播，“总经理感谢大家的努力工作，这个月加发一个月的薪水。 ” 但是过了 2001 年，也就是 SMIC 等在大陆开始量产以来，受到压价竞争以及市场不景气的影响， Fab 的好时光就一去不复返了。高昂的建厂费用，高昂的成本折旧，导致连 SMIC 这样产能利用率高达 90%的 Fab 还是赔钱。这样一来，股票的价格也就一落千丈，其实不光是 SMIC ，像 TSMC 、UMC 的股票价格也大幅下滑。 18 但是已经折旧折完的 Fab 就过得很滋润，比如先进（ ASMC ），它是一个 5 英寸、 6 英寸的 Fab，折旧

65、早完了，造多少赚多少，只要不去盖新厂，大家分分利润，日子过的好快活。 所以按照目前中国大陆这边的状况， 基本所有的 Fab 都在盖新厂，这样的结论就是：很长的一段时间内， Fab 不会赚钱， Fab 的股票不会大涨， Fab 的工程师不会有过高的收入。 虽然一直在亏本， 但是由于亏本的原因主要是折旧， 所以 Fab 总能保持正的现金流。而且正很多。所以结论是： Fab 赔钱，但绝对不会倒闭。如果你去 Fab 工作，就不必担心因为工厂倒闭而失业。 作 者 ： core-logic 回 复 日 期 ： 2005-12-26 21:30:35 ===============

66、============================== 下面讲讲 Fab 对人才的需求状况。 Fab 是一种对各类人才都有需求的东西。无论文理工，基本上都可以再 Fab 里找到职位。甚至学医的 MM 都在 SMIC 找到了厂医的位臵。很久以前有一个 TSMC 工程师的帖子，他说 Fab 对人才的吸纳是全方位的。 （当然坏处也就是很 多人才的埋没。）有兴趣的网友可以去找来看看。 一般来讲，文科的毕业生可以申请 Fab 厂的 HR，法务，文秘，财会，进出口，采购，公关之类的职位。但是由于是 Support 部门这些位臵的薪水一般不太好。那也有些厉害的 MM 选择做客户工程师（ CE）的，某些 MM 居然还能做成制程工程师，真是佩服啊佩服。 理工科的毕业生选择范围比较广： 计算机、信息类的毕业生可以选择作 IT ，在 Fab 厂能够学到一流的 CIM 技 术，但是由于不受重视，很多人学了本事就走人先了。 工程类的毕业生做设备 (EE)的居多，一般而言，做设备不是长久之计。可以选择做几年设备之后转制程，或者去做厂商（ vendor