基于FPGA的数字信号处理算法设计

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1、基于FPGA的数字信号处理算法设计摘要：本文研究了基于FPGA的快速傅立叶变换、数字滤波、相关运算等数字信号处理算法的高效实现。现代数字信号处理对实时性提出了很高的要求，当最快的数字信号处理器(DSP)仍无法达到速度要求时，唯一的选择是增加处理器的数目，或采用客户定制的门阵列产品。随着可编程逻辑器件技术的发展，具有强大并行处理能力的现场可编程门阵列(FPGA)在成本、性能、体积等方面都显示出了优势。设计了级联和并行递归两种结构的FFT处理器。分析了具有相同结构的数字滤波和相关运算的特点，采用了有乘法器和无乘法器两种结构实现乘累加(MAC)运算。实验表明，本文所有算法均达到了设计要求。关键词：D

2、SP；FPGA；数字滤波；FFT处理器 Abstract：This paper introduced signal processing algorithm,such as fast Fourier transform,digital filtering,and correlation algorithm had researched and efficiently realized.Modern digital signal processing (DSP) put forward the requirement of high real-time performance, when the

3、 fastest digital signal processor (DSP) still cannot meet the requirements of speed, the only option is to increase the number of processors, or use of custom gate array (FPGA) products.With the development of the programmable logic devices technology, with a strong parallel processing ability of fi

4、eld programmable gate array (FPGA) in terms of cost, performance, volume shows the advantage.Parallel recursive design level and the structure of the two kinds of FFT processor.Analyzed the digital filter with the same structure and related calculation, the characteristics of the two kinds of struct

5、ure with and without multiplier multiplier multiply accumulation (MAC).Experiments show that the algorithms are all meet the design requirements.Keywords：DSP;FPGA;digital filtering;FFT processor1、 引言FPGA(Field Programmable Gate Array)即现场可编程门阵列和DSP(Digital Signal Processor)数字信号处理芯片发展至今已经有了二十多年的历史，但和D

6、SP很早就确立数字信号处理领域的霸主地位相比，FPGA由于成本、功耗和性能限制，一直被使用在系统外围，从最初用于胶合逻辑，到控制逻辑，再到用于数据通路，慢慢地接近系统的核心。在数据通讯和图像处理这样的应用中，由于成本、系统功耗和上市时间等原因已无法简单地利用DSP处理器来实现，基于FPGA的信号处理器己广泛应用于各种信号处理领域。与DSP相比，FPGA实现数字信号处理的主要优越性有：首先，FPGA的高度并行处理能力。FPGA相对DSP芯片的最大优势是其内在的并行机制，即利用并行架构实现数字信号处理的功能。这一并行机制使得FPGA特别适合于完成滤波这样重复性的DSP任务。对于高度并行的数字信号处

7、理任务来说，FPGA性能远超通用DSP处理器的串行执行架构。其次，FPGA具有重配置能力。DSP处理器可以通过加载不同的软件来实现不同的功能，但这相对于ASIC系统十分灵活的功能并没有实用价值。因为仅仅通过对DSP处理器加载不同的程序代码，并不能有效地改变DSP系统的诸如吞吐量、数据总线宽度、DSP加速模块的数量与功能。这是因为这一切必须靠改变硬件结构、硬件功能才能实现。最后，在高速、高性能要求的应用场合，使用FPGA方案的系统成本、功耗、集成度比使用DSP方案更优越。由于CPU的灵活性，对于低速、低吞吐量和大量复杂运算的情况，DSP处理器方案的系统成本要比FPGA系统低很多，而且此方案具有不

8、可替代性。然而在高端应用领域,大多数的情况中不但需要尽可能高速、高性能的DSP处理器，而且多片DSP连用的情况也十分普遍。在多片DSP系统中，每一片DSP处理器都必须配置完整的辅助器件才能正常工作，如数据RAM、程序RAM和ROM、FIFO、双口RAM、FPGA/CPLD辅助接口器件等等。该系统的成本将成倍提高，功耗、集成度与可靠性等性能指标也都将不同程度地下降，但是如果使用FPGA来构成DSP系统，在DSP处理器系统中存在的问题将迎刃而解。目前拥有大规模逻辑资源的FPGA完全能容纳必须由多片DSP处理器构成的系统，从而使得单片FPGA构成的系统在各项技术指标大幅度提高的前提下，成本和功耗大幅

9、度下降，集成度与可靠性则大幅度提高。2 基本原理2.1 选用FPGA实现FFT的原因图像声纳系统通常要求信号处理过程具有实时性，这要求信号处理系统具有很强的处理能力。其中波束形成又是图像声纳信号处理部分最主要的工作，主要包括聚焦、加权、FFT及求模这几个部分。FFT又是其中最复杂、消耗时间最多的坏节,其运算时间和精度决定了最终系统的性能。通常可以采用DSP处理器、专用的FFT处理器芯片及可编程逻辑器件(以FPGA为代表)这三种方法来实现。(l)采用DSP处理器：该实现方法具有软件设计的优点，能够适用于各种信号处理场合，灵活方便。但单片DSP芯片的处理能力有限，在要求实时运算的应用中，执行FFT

10、的同时还必须在规定的时间内完成其它的操作。增强DSP运算能力的方法是采用多个处理器，但缺点是成本昂贵、需要众多附加部件，并且功耗很大，此外开发和调试多处理器的难度很大。(2) 采用专用FFT芯片或用户定制的专用集成电路来实现(ASIC)：针对FFT的固定点数的算法，用专用的集成芯片来实现FFT。ASIC在一些特殊功能的表现上相当好。该方案运算速度快，可靠性高，非常适合实时和对可靠性要求较高的信号处理系统，但专用FFT芯片不能重新组态，可编程能力有限，它的功能无法任意修改或改进。(3) 采用FPGA来实现:随着FPGA技术的普及，以及FFT算法在各个领域的广泛应用,使用FPGA芯片设计FFT正在

11、世界范围内兴起。FPGA芯片具备在线可编程能力，具有硬件结构可重构的特点，适合于算法固定!运算量大的前端数字信号处理。最新推出的FPGA产品都采用多层布线结构，更低的核心电压，更丰富的输入/输出管脚，更大容量的逻辑单元，内置嵌入式RAM资源，内部集成了多个数字锁相环，嵌入多个硬件乘法器，所有这一切都使得FPGA在数字信号处理领域显示出自己特有的优势。2.2 FFT算法原理2.2.1 快速傅里叶变换原理设x(n)是一个有限长序列，x(n)的DFT可表示为：上式中和都是复数。因此，每计算一个值，必须要进行N次复数相乘，和N-1次的复数相加。一共有N个点，因此要完成全部DFT运算则需要进行次复数相乘

12、和次复数相加。其中每一个复数相乘将包括4个实数相乘和2个实数相加。将X(k)展开如下所示：这样每运算一个值需要进行4N次实数相乘和2(2N一l)次实数相加。因此整个DFT运算需要4次实数相乘和2N(2N一1)次实数相加。当N较大时,实时信号处理对处理器计算速度有十分苛刻的要求，于是如何减少计算量变得至关重要。为减少运算量，提高运算速度，就必须改进算法。利用系数以下固有特性,，就可以减小DFT的运算量。（1） 的对称性：（2） 的周期性：（3） 的可约性：，,利用的上述特，可以将长序列的DFT分解为短序列的DFT，这样可以避免大量的重复运算，提高DFT的运算速度。快速傅立叶变换算法正是基于上述的

13、基本思路而发展起来的。它的算法可分为按时间抽取和按频率抽取法。通常将FFT运算中最小DFT运算单元称为基(radix)，按基的不同又可分为基二、基四等。2.1.2 基四FFT算法基四按时域抽取(DIT)是在时域x(n)上将n按4m、4m+l、4m+2、4m+3分解抽取，可写为：其中：，令a(m)=x(4m)，b(m)=x(4m+1)，c(m)=x(4m+2)，d(m)=x(4m+3)，因为，所以上式可写为：设，其中：式变为：其中：，令，则式可以改写为：式在硬件实现时可以先计算、，然后再进行简单的加减运算得到。2.3 FFT硬件实现结构（1） 递归结构递归结构即顺序处理结构，数据输入缓冲单元由两

14、块RAM组成乒乓存储器，以提高数据的吞吐率。若一次蝶形运算时间为T，采用基四算法，则整个序列的FFT时间为。采用递归结构的优点是占用硬件资源少，控制简单。其缺点是运行速度慢，难以满足实时信号处理的要求。（2）级联结构递归结构重复使用一个蝶形运算单元,占用最少的硬件资源,但是处理速度慢。级联结构根据基不同将整个蝶形划分为若干级,每一级使用一个蝶形运算单元。这样每一级仅完成固定的操作,上一级的计算结果通过一个乒乓RAM缓存,下一级从缓存中取数进行运算,以流水线的方式处理。对基四算法，相应的有个蝶形运算单元。虽然对一个序列的变换时间仍为，但因为各级蝶形运算单元之间按流水方式工作，所以对于连续输入的多

15、个序列，除初始的几个序列外，后续每个序列的变换时间为，即有的加速比。（3）阵列结构以一个16点的时域抽取基四算法为例，整个FFT运算分为2级，每一级有4个蝶形运算。采用阵列结构则一共需要8个蝶形运算单元。可见它的硬件开销非常大，尤其当FFT点数增大时，所需资源成倍提高。若采用基四算法，N点FFT运算的时间仅为T。2.4 FFT处理器的优化措施FFT处理器的硬件结构决定了并行度的大小，从而也决定了处理速度。对于硬件结构己经确定的FFT处理器，可以从减少蝶形运算单元的运算时间和从存储器中存取数据的时间方面着手，采取相应的措施来提高FFT处理器的速度。（1）并行处理技术分析基四蝶形运算的特点，可以看

16、到参与运算的4个数可以并行读取，3次复数乘法也可以同时进行运算，这样一个基四蝶形运算可以在一个时钟周期完成。在基本蝶形运算单元基础上，将1块RAM改为4块凡AM，同时将蝶形运算单元中的1个复数乘法器增加到3个复数乘法器。这样一个基四蝶形运算可以在一个时钟周期完成。（2）采用流水线技术蝶形运算单元的执行过程可分为：取数、运算、输出这三个步骤。顺序处理时这三个过程是依次执行的，而采用流水线方式这三个步骤中的前一个步骤的输出是下一个步骤的输入，从而使运算结果连续输出，这样可以显著提高系统的工作效率。2.5 提高处理器精度的方案FFT运算器的误差主要来自有限字长效应。主要包括舍入误差(当乘积被截断或舍

17、入到系统字长时产生)、溢出误差(当蝶形运算的输出超过容许的字长时产生)和量化误差(当使用有限位数来表示旋转因子时产生)。为减小误差,提高运算精度,需扩大数据的动态范围。每级蝶形运算的结果比输入数据增加了3bit。可以采用如下方法解决数据动态范围问题。（1）采用定点运算方案定点运算实现结构简单、所占资源少、运算速度快。但由于字长的限制,数据动态范围小。若直接截取会降低最终处理结果的精度，采用增加位宽的方法可以提高运算精度，但会消耗更多的资源。（2）采用浮点运算方案浮点运算具有很大的动态范围和精度，但运算电路复杂，所需要的存储空间大，运算速度慢。（3）采用块浮点运算方案块浮点介于浮点和定点之间是两

18、种表示法的结合。在该表示法中，一组数据具有一个共同的指数，这个指数是这组数中绝对值最大的那个数的指数。在运算过程中，逐级进行溢出判断和移位选择，实现动态范围扩展圈。3 FPGA设计基础3.1 FPGA发展概述现场可编程门阵列FPGA是八十年代中期出现的新型高密度可编程逻辑器件，它是在PAL，GAL，EPLD等可编程器件的基础上进一步发展的产物。创等定制ASIC的高集成度，高性能的优点与用户可编程器件(PAL，GAL)的灵活方便的特点结合在一起，从而避免了用定制ASIC设计的高成本、高风险、设计周期长和使用可编程器件低密度的缺点。通过编程可以立刻把一个通用的FPGA芯片配置成用户需要的硬件数字电

19、路，因而加快了电子产品的研发周期，降低研发成本,缩短产品的上市时间。3.2 FPGA构成目前生产FPGA的厂商主要有Xilinx、Altera、Lattice以及Aetel。这四家公司生产的FPGA各有特色。采用的工艺主要有SRAM和Flash这两种，此外Actel还生产反熔丝结构的FPGA，在军事和航天领域得到了广泛的应用。尽管FPGA的生产厂商和产品种类较多，但它们的基本结构大致相同，简化的FPGA由6部分组成，分别为可编程输入输出单元、基本可编程逻辑单元、嵌入式块RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核。每个单元的基本概念介绍如下。（1） 可编程输入输出单元：输入输出单元简

20、称1/0单元。1/0单元提供了器件引脚和内部逻辑阵列之间的连接,通常排列在芯片的四周。1/0单元主要由输入触发器、输入缓冲器、输出触发/锁存器和输出缓冲器组成。FO单元通常被设计为可编程模式,通过软件的灵活配置,可以适配不同的电气标准与1/0物理特性。（2） 基本可编程逻辑单元：可编程逻辑单元是FPGA的主要组成部分,是实现逻辑功能的基本单元。可编程逻辑单元主要由查找表和触发器组成。查找表一般完成纯组合逻辑功能。FPGA内部的寄存器通常完成同步时序逻辑设计。（3） 嵌入式块RAM：大多数FPGA都具有内嵌的块RAM，这极大地拓展了FPGA的应用范围和灵活性。块RAM可被配置为单端口RAM、双端

21、口RAM、内容地址寄存器(CAM)及FIFO等常用存储结构。（4） 布线资源：布线资源包括各种长度的连线和一些可编程连接开关，它们将各个基本可编程逻辑单元和输入输出之间互相连接起来，构成各种复杂功能的系统。布线资源分为分段互连型和连续互连型。分段互联资源中具有多种不同长度的金属线，各金属线段之间通过开关矩阵或反熔丝编程连接，走线灵活方便，但走线延时无法预测；连续互联资源是利用相同长度的金属线，连接与距离远近无关，布线延时是固定和可预测的。（5） 底层嵌入功能单元：底层嵌入功能单元指的是那些通用程度较高的嵌入式功能模块，如PLL(Phase Locked Loop,锁相环，DLL(Delay L

22、ocked Loop)、DSP、CPU等。随着FPGA的发展，这些模块被越来越多地嵌入到FPGA的内部，以满足不同场合的需求。（6） 内嵌专用硬核：这里指的内嵌专用硬核主要指那些通用性相对较弱，不是所有FPGA器件都包含硬核。如Altera的Stratix GX器件族内部集成了3.l875Gbit/5SERDEs(串并收发单元)。4 滤波及相关运算的FPGA实现4.1 数字滤波及相关运算基础数字滤波器通常应用于修正或改变时域或频域中信号的属性，它可以滤除不需要的频率分量或噪声，得到需要的频率分量。最普通的数字滤波器是线性时不变(Linear TimeInvariant,LTI)滤波器。LTI与

23、其输入信号相互作用，经过一个线性卷积过程，表示为y=h*x，其中h是滤波器的脉冲响应，x为输入信号，y是卷积输出。线性卷积过程定义如下：常系数的FIR滤波器是一种LTI数字滤波器，N阶FIR滤波器输出对应输入时间序列xn的关系由式给出，其中从h0到hN-l均为滤波器的系数，同时也对应于FIR的脉冲响应。对于LTI系统可以在z域表示为：其中H(z)是FIR的传递函数，其z域内的定义形式如下:在式中，令，则得到：其中H(w)表示滤波器的幅度响应，用表示滤波器的相位响应。在许多应用领域，如在通信和图像处理中，在一定频率范围内维持相位的完整性是一个期望的系统属性。系统相位线性度的标准尺度为“群延迟”，

24、其定义如下:完全理想的线性相位滤波器对于一定频率范围的群延迟是一个常数。可以看出，如果滤波器是对称或者反对称的，即满足式，就可以实现线性相位。4.2 数字滤波器的FPGA实现4.2.1 FIR滤波器的实现方案目前，FIR有DSP、ASIC(Application Specific Integrated Circuit)、FPGA三种实现方案。DSP处理器具有通过软件设计实现不同功能的灵活性,但其指令的顺序执行的特点极大制约着速度性能；面向数字信号处理的各类专用ASIC芯片虽然可以解决并行性和速度问题，但高昂的开发设计费用、耗时的设计周期，使得数字信号处理的ASIC解决方案日益失去其实用性。现代

25、大容量、高速FPGA的出现，克服了上述方案的不足，成为数字滤波器的优良实现载体。本章分别采用有乘法器架构和无乘法器架构两种方法实现数字滤波器。其中无乘法器架构采用了分布式算法。4.2.2 基于MAC滤波器设计采用MAC方法就是直接调用乘累加单元进行运算，内置乘法器的FPGA非常适合该方法。对没有乘法器的FPGA，编译工具自动调用内部的资源来生成乘法器。根据采样率和阶数的要求，可以采用1个或多个乘法器。若采用1个乘法器,N阶滤波器需要N个时钟周期才能完成一次运算；采用多个乘法器可以降低运算时间，但需要消耗较多的资源。在本章的相关运算中即采用了多个乘法器并行处理来满足实时性的要求。N阶滤波器在运算

26、时需要用到前（N-1)个数据，每采集一个新的数据需要将所有的数据移1位，将最老的数据用新的数据代替。在FPGA中可以使用移位寄存器实现，多个D触发器级联即可组成一个移位寄存器。该方法的优点是可以灵活的实现移位,缺点是占用大量的逻辑单元。以实现一个64阶FIR为例,若输入数据为16bit，存储64个原始数据就要消耗约1000个LE。基于MAC的滤波器由4部分组成，其中控制模块用于产生RAM和ROM的读写地址并产生相应的控制信号；RAM和ROM用于存储原始数据和滤波器的系数，将其深度设置为N；乘累加单元用于对乘法结果累加，N次乘累加得到一次滤波结果。4.2.3 基于分布式算法的滤波器设计乘累加是数

27、字滤波和相关运算中最基本的操作。对于没有内嵌乘法器的FPGA，在进行乘法运算时就需要调用内部逻辑单元来生成。这样不仅会占用大量的资源，而且还会降低整个系统的运行频率。因此寻找一种算法来代替乘法运算是研究的热点。分布式算法(Distributed Arithmetic,DA)是一种以查找表(Look Up Table,LUT)方式实现乘积和的运算方法，非常适合FPGA实现。4.3 相关运算的FPGA实现4.3.1 时域相关运算相关运算是数字信号处理中经常使用的算法,实现方法有时域法和频域法。时域法的结构较简单，但对处理器的性能要求较高。如实现1024点的相关运算，AD工作的采样率为200kHz，

28、采样间隔为5us。若选用TI公司的TMS320VC5509来实现，其指令周期为5ns，1024点相关运算需要执行1024次乘累加，则运算时间大约为5.12us，而且这里还不包括数据的输入输出等时间，可见当需要实现的点数较大时,采用DSP实现较困难。若采用规模较小的FPGA来实现则是一种非常经济的方案。相关运算和数字滤波都是基于乘累加结构，因此设计滤波器的两种方法都适用于本节:1、采用分布式算法，用查表的方式实现乘法运算，该方法实现相关运算时与点数没有关系，仅与AD的位宽有关。缺点是需要占用大量的存储单元。经测试调用一个1024点的带抽头的移位寄存器需要消耗29个M4K块，显然采用该方法在低容量

29、的FPGA中无法实现。2、采用乘累加的方法。若模拟DSP的工作过程,串行的执行乘累加运算，实现1024点相关运算必须要求FPGA的工作时钟频率在200M以上，而这个要求是很难满足的,甚至高端的FPGA也难以实现。可以想到利用FPGA并行运算的特点，用多个乘累加单元并行运算，这样FPGA可以工作在一个较低的时钟频率。4.3.2 频域相关运算时域相关运算的优点是实现简单,实时性强。但相关运算的点数较大时，时域相关算法的运算量十分庞大，很难满足实时性的要求。频域相关算法采用了FFT方法，能够显著地减少运算量。频域相关是通过对接收信号s(t)与匹配滤波器的脉冲响应h(t)求卷积的方法实现的。而处理数字

30、信号时，是通过对回波序列s(n)与匹配滤波器的脉冲响应序列h(n)求卷积来实现的。匹配滤波器的输出为:上式的实现方法叫做时域相关法。根据傅立叶变换理论，时域卷积等效于频域相乘，因此可以采用快速傅立叶变换(FFT)及反变换(IFFT)在频域内实现，称为频域快速卷积法。用频域方法实现相关运算，其基本原理是先对外部采样信号进行快速傅立叶变换以求得回波信号频谱S(w),再将S(w)与匹配滤波器频谱H(w)进行乘积运算，最后对乘积结果进行快速傅立叶反变换得到最终相关运算结果。频域相关算法的原理如图所示。IFFT复数乘法器FFT匹配滤波器系数图1 频域相关流程图从图1可以看到,频域相关算法在处理流程上是顺

31、序执行的，即先进行FFT、其次是复数乘法运算、最后是IFFT。如果采用3个模块分别实现3个部分，在资源上会造成很大的浪费。复数乘法和FFT的蝶形运算单元在实现结构上非常相似，完全可以采用FFT的实现结构来实现复数乘法，只需要将复数乘法作为FFT完成后附加的一级运算即可。IFFT运算可以在FFT的结构上适当改变寻址方式来实现。在本文的第2章中介绍了两种FFT的实现方法：级联结构和并行递归结构。分析频域相关运算的特点，在本节中采用了并行递归结构的FFT算法。系统控制器控制整个系统的工作时序。其中包括控制外部数据的输入、产生四块RAM的读写地址、旋转因子或匹配滤波器系数地址、选择蝶形、复乘运算单元的

32、工作模式,以及控制最终计算结果的输出。数字滤波器的设计采用乘累加、分布式、IP核这三种方法,并从消耗资源、运行频率、消耗周期等方面作了比较，给出了这三种方法的适用场合；相关算法采用了时域和频域两种方法，其中时域方法采用了可扩展的MAC结构，以满足大点数和高采样率的要求;频域方法利用FFT方法，显著减少了运算量。本章的最后一节在MAC和DA算法的基础上设计了多通道滤波器的结构，采用此结构为超短基线定位系统设计了一个8通道、256阶、采样率为200kHz的带通滤波器，并给出了其幅频特性,经过多次实验,此滤波器的性能良好，达到了设计要求。5、 结论本文以数字信号处理算法在FPGA平台中的实现为背景，

33、研究了FFT、FIR、相关运算等FPGA的实现方法。主要工作有以下几点:1、高速FFT处理器设计针对图像声纳实时性的要求,研究了FFT处理器的三种体系结构:级联、递归、阵列。考虑到器件片内资源和处理器性能的限制，采用了级联和并行递归结构的FFT处理器。级联结构采用了多级流水线,在节约资源的同时提高了处理速度。同时在蝶形运算中引入了CORDIC算法,提高了处理器的最高工作频率；并行递归结构充分利用基四蝶形运算的特点，采用了并行和块浮点结构，兼顾定点的高速率和浮点的高精度。此外，在通过了时序仿真的基础上还设计了硬件测试平台，对实时采集的数据进行FFT运算，进一步验证了设计的正确。2、数字滤波器及相

34、关器设计数字滤波和相关器中最主要的操作是乘累加(MAC)，根据所选FPGA的片内资源，采用了有乘法器和无乘法器两种结构。无乘法器结构采用分布式算法,将乘法运算转化为FPGA易于实现的查找表和移位累加操作。针对相关运算对实时性的要求，采用了可扩展MAC的结构。此外，对相关运算的频域实现方法进行了研究，利用复数乘法与4点DFT的相似性，分时复用乘法器资源，实现了对资源的共享。参考文献：1 蔡可红. 基于FPGA的FFT设计与实现D. 南京理工大学, 2006. 2 刘在爽, 卢莹莹. 高阶FIR滤波器面向FPGA的多种实现方法J. 中国有线电视, 2008, (2):164-168. 3 于效宇.

35、 基于FPGA的FFT处理器的实现D. 哈尔滨理工大学, 2005. 4 张傲华, 张正鸿, 尧德中. 一种基于FPGA的高性能FFT处理器设计J. 电子信息对抗技术, 2005, 20(4):44-47. 5 连冰, 宫丰奎, 张力,等. 基于FPGA的快速傅立叶变换J. 电子设计工程, 2003, (12):26-28.6 梁曦捷, 肖璋. 一种基于FPGA的顺序迭代FFT设计J. 微计算机信息, 2005, (35):135-137. 7 李翌. 基于FPGA实现数字滤波的软硬件设计D. 华中师范大学, 2006.8 王学梅, 吴敏. 基于分布式算法的FIR滤波器的设计与实现J. 微计算机信息, 2005, (7):118-119. 9 王超, 田黎育, 高梅国. 基于FPGA的高速数字脉冲压缩J. 计算机工程, 2008, 34(4):252-253. 10 陈亚军, 陈隆道. 基于Verilog HDL的信号发生器的设计J. 电子器件, 2011, 34(5):525-528.