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1、SerDes 接收端关键技术的研究与设计 随着网络技术和硬件制造技术的迅猛发展 , 系统间的数据传输量快速增加 , 导致传输接口的数据传输速率成为了阻碍系统性能提升的关键因素。 并行传输技 术抗干扰能力弱 ,易产生串扰、时钟偏斜等现象 , 导致其数据传输速率难以提升。 而串行传输技术可以有效解决这些问题使传输速率达到更高水平 , 再加上端口少、 功耗低等优点 , 串行链接技术 (SerDes) 受到越来越多的关注 , 逐渐成为数据传输 的主流技术。 本文通过对 SerDes 系统的研究,基于 SMIC 0.13 卩 m 的 CMOS：艺对 SerDes 接收端的信号丢失检测电路和时钟数据恢复电
2、路进行了研究设计 , 并提出了一种 抖动容限的仿真验证方法。 信号丢失检测电路通过检测输入信号的差分摆幅值来 滤除严重失真的信号和耦合到输入端的噪声。 本文设计的信号丢失检测电路的阈 值电压可以跟随输入信号的共模电平变化 , 使检测结果不受输入信号共模电平的 影响。 时钟数据恢复电路采用相位插值的结构设计 , 本文主要给出了相位跟踪环路 的电路设计 , 包括采样电路、相位检测电路、表决器、插值控制电路和相位插值 电路。其中,相位检测电路采用 Bang-Bang 型的半速率相位检测器，采样时钟频率 不超过数据传输速率 , 提高了数据传输速率。相位插值的方法是先将全周期分为 8 个相位区间 , 然
3、后在时钟所在的相位区间内对时钟相位进行调节。 该方法减小了插值步长 , 有利于准确调节时钟相位。本文还提出了一种抖动 容限的仿真验证方法 , 通过 VerilogA 语言产生带抖动的伪随机数据作为测试信 号 , 通过 Python 脚本判断仿真输出信号是否出错。 该方法在芯片设计阶段对抖动 容限进行仿真验证 , 有效的降低了流片风险 抖动容限仿真结果表明,当抖动频率在 0.1MHz 到 10MHz 之间时,抖动容限为 0.61UI 。在 SerDes 电路设计完成后 , 完成该芯片的版图设计并将该芯片流片 , 然 后对流片后的 SerDse 芯片进行测试。SerDes 芯片的版图面积为 2363X 2422 卩 m 测试结果表明该芯片工作正确 , 数据传输速率可达到 2.5Gbps。
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