定点原码一位乘法器的设计 (2)

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1、沈阳航空工业学院课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：定点原码一位乘法器的设计院（系）：计算机学院专业：计算机科学与技术班级：4401102学号：200403011065姓名：赵明指导教师：李平完成日期：2006年12月31日目录第 1章 总体设计方案11.1 设计原理 .11.2 设计思路 31.3 设计环境 3 第2章 详细设计方案. . 42.1顶层原理的设计与实现42.1.1创建顶层图形设计文件42.1.2 器件的选择与引脚锁定62.1.3编译、综合、适配62.2功能模块的设计与实现72.2.1 移位电路模块的设计与实现 72.2.2 二选一选择器模块的设计与实

2、现 82.2.3移位寄存器模块的设计与实现82.2.4控制电路模块的设计与实现92.3仿真调试10第 3 章 编程下载与硬件测试.123.1 编程下载 123.2 硬件测试及结果分析 .12参考文献13附 录（电路原理图）14第 1 章 总体设计方案1.1 设计原理在定点计算机中，两个原码表示的数相乘的运算规则是：乘积的符号位 由两数的符号按异或运算得到，而乘积的数值部分则是两个数相乘之积。设 n 位被乘数和乘数用定点小数表示(定点整数也同样适用 )被乘数 x =x.xxx x原 f 0 1 2 n乘数y原= yf.y0yiy2 yn则乘积 z = (x y ) . (0 .xxx x)(0

3、. y y y)原f f012 n12 n式中，x为被乘数符号，y为乘数符号。ff乘积符号的运算法则是：同号相乘为正，异号相乘为负。由于被乘数和乘数和符号组合只有四种情况 (xy = 00， 01， 10， 11),因此积的符号可按ff“异或”(按位加)运算得到。数值部分的运算方法与普通的十进制小数乘法相类似，不过对于用二进制表达的数来说，其乘法规则更为简单一些：从乘法 y 的最低位开始，若这一位为“1”，则将被乘数 x 写下；若这一位为“0”，则写下全 0。然后再对乘数 y 的高一位进行的乘法运算，其规则同上，不过这一位乘数的权与最低位直到乘数各位乘完乘数的权不一样，因此被乘数 x 要左移一

4、位。依次类推为止，最后将它们统统加起来，便得到最后乘积 z 。图 1.1 定点原码一位乘原理框图r部分积E乘数y |-Rd 壬Ri 亠;护计数器 i结束+ 1S定点原码一位乘法器顶层模块如图所示，x7： 0为被乘数输入端、y7:0为 乘数输入端，XA,YA为符号位输入端，CLK为脉冲输入端，LOAD为打入端,CLR 为清零端,0 UT16:0，为结果输出端.U1CLKXAYAXT7OYUhJEJJAFMQI0UTl6n1.2 设计思路定点原码一位乘法器可以用加法器,被乘数寄存器,乘数寄存器,部分积寄存器, 计数器,二路选择器,移位电路和门电路构成。其中乘数寄存器,计数器，二路选择 器，移位电路

5、，结果寄存器采用verilog设计输入方式，加法器，部分积寄存器采 用原理图设计输入方式。采用硬件描述语言进行电路设计并实现给定的功能，设计的verilog程序经编 译、调试后形成*.bit文件并下载到XCV200可编程逻辑芯片中，经硬件测试验证 设计的正确性。1.3 设计环境硬件环境：伟福COP2000型计算机组成原理实验仪、XCV200实验板、微 机；EDA 环境： Xilinx Foundation EDA 设计软件。第 2 章 详细设计方案2.1 顶层原理的设计与实现顶层方案图实现定点原码一位乘法器的逻辑功能，采用原理图设计输入方式 完成，电路实现基于XCV200可编程逻辑芯片。在完成

6、原理图的功能设计后，把 输入/输出信号安排到XCV200指定的引脚上去，实现芯片的引脚锁定。2.1.1创建下层图形设计文件顶层图形文件主要由一个加法器，一个移位电路，一个计数器，两个寄存器 一个移位寄存器组装而成的一个完整的设计实体。可利用 Xilinx Foundation ECS 模块实现顶层图形文件的设计，顶层图形文件结构如图 2.1 所示。图 2.1下层图形文件结构nyD7：0h 川:勺 coiCLR?ClI3DFC LKC LF.LUUCOCTtZjlOZ：:IJ B： BC LK DCLP.匚:LOAD Q)4 Hrltg o:*GLKQOUTPIIGLH.COQOUT1 5:0J

7、ISHU2.1.2器件的选择与引脚锁定（1）器件的选择由于硬件设计环境是基于伟福COP2000型计算机组成原理实验仪和XCV200 实验板，故采用的目标芯片为Xlinx XCV200可编程逻辑芯片。（2）引脚锁定把顶层图形文件中的输入/输出信号安排到Xlinx XCV200芯片指定的引脚上 去，实现芯片的引脚锁定，各信号及 Xlinx XCV200 芯片引脚对应关系如表 2.1 所示。表 2.1 信号和芯片引脚对应关系原码一位乘法器 内部信号图形文件中的输入/输 出信号XCV200芯片引脚被乘数X7： 0X7 （hex）215.216.217.218.220.221.222.223乘数Y7：

8、0Y7 （hex）224.228.229.230.231.232.234.235CLKCLK3符号位XAXA5符号位YAYA6CLRCLR7结果OUTOUT15： 082.1.3 编译、综合、适配利用Xilinx Foundation编译器对顶层图形文件进行编译、综合、优化、逻辑分割、适配和布线，生成可供时序仿真的文件和器件下载编程文件。2.2 功能模块的设计与实现定点原码一位乘法器是以一个加法器，一个移位电路，一个计数器，两个寄存器一个移位寄存器模块为基础而实现的，设计时这模块用verilog设计输入方式实现。2.2.1移位电路模块的设计与实现移位电路形成的verilog程序用0RM2.VH

9、D表示，其设计过程如下。(1)创建 verilog 源文件module GDF (D,CLR, F, FA, CI) ;input 7:0 D ;input CLR;input F ;output 7:0 FA ;reg 7:0 FA ;output CI ;reg CI ;/ add your declarations here/ add your code herealways (CLR)beginif(CLR)beginFA=0;CI=0;endelsebeginFA7=F;FA6=D7;FA5=D6;FA4=D5;FA3=D4;FA2=D3;FA1=D2;FA0=D1;CI=D0;en

10、dendendmodule（2）创建元件图形符号可用 Xilinx Foundation 编译器的模块实现。（3）功能仿真 对创建的移位电路进行功能仿真，验证其功能的正确性。2.2.2 二选一选择器模块的设计与实现二路选择器形成的 verilog 程序其设计过程如下。（1）创建 verilog 源文件module XUAN2 （B, SO, QOUT） ;input 7:0 B ;input SO ;output 7:0 QOUT ;reg 7:0 QOUT ;/ add your declarations here/ add your code here always（SO ）beginif

11、（SO） QOUT=B;else QOUT=0;end endmodule（2）创建元件图形符号可用 Xilinx Foundation 编译器的模块实现。（3）功能仿真 对创建的二路选择器进行功能仿真，验证其功能的正确性2.2.3 移位寄存器模块的设计与实现移位寄存器形成的verilog程序其设计过程如下（1）创建 verilog 源文件 module CHENG （LOAD, SIN, DIN, CLK, CLR, Q, KIN） ;input LOAD ;input SIN ;input 7:0 DIN ;input CLK ;input CLR ; output 7:0 Q ; reg

12、 7:0 Q ; output KIN ; reg KIN ;/ add your declarations here/ add your code here always(posedge CLK or posedge CLR) beginif(CLR) Q =0;else if(LOAD) Q=DIN;else begin KIN=Q0; Q 1; Q7=SIN;endend endmodule (2)创建元件图形符号可用 Xilinx Foundation 编译器的模块实现(3)功能仿真 对创建的移位寄存器进行功能仿真，验证其功能的正确性2.2.4 控制模块的设计与实现所有模块脉冲汇总接

13、CLK被乘数由X7： 0控制输入乘数由 Y7： 0控制输入双符号位由 XA，YA 控制输入2.3 仿真调试仿真调试主要验证设计电路逻辑功能、时序的正确性，本设计中主要采用功 能仿真方法对设计的电路进行仿真。1）建立仿真波形文件及仿真信号选择功能仿真时，首先建立仿真波形文件，选择仿真信号，对选定的输入信号设置 参数被乘数 X7：0 ：1111 1111 （FFH）乘数 Y7：0：1111 1111（FFH）符号位 XA：0符号位 YA：0CLK：11 个上升沿CLR :先高后低2）功能仿真结果与分析（如下图）结果 OUT15：0：FE01HE-旳.UD -. 33.CLP -.山VI - UK

14、.in cr -LU ?7.MTij ui PDaEx ?taHr 01它 Eih $ie心 nLr lrn w 鮎iim 1-Qt 伞 liM” lp宜g更叫商包 zz RjJ訥|M l C険 -| 5_5_ | .I FiPFl| CI|JI 1., J |I 士-l Jilu/dLT U-UJ|.L9ef|!?5TU=Sfc 卜灿 rpu p. Smf Hjr ILU1 M . C Lff .Hl ETH -U01.LOAD -.课程设计总结：在这几天的课程设计中我收获很多。理论和实践很好的结合到了起，使我 在课程设计中更好的理解了老师在课堂上所讲的知识，更加完善了自己。但在课程设计中还

15、有很多很不尽人意的地方，在开始的几天我的图里有几个 模块不会用Verilog语言来写，虽然Verilog语法和C语言有些相似但遇到了实 际的问题我还是不能很好的解决，于是我去图书馆借了一本Verilog编译语言的 书最后在指导老师和同学的大力帮助下完成了移位寄存器和移位电路模块。虽然 自己在课堂上掌握了理论知识但是用起来还是不够熟练捉襟见肘,没有融会贯通 在这里我要再次谢谢我的指导老师他的认真讲解让我度过了难关。希望在下一次 的课程设计中自己也要克服困难更好的完成任务。这次课程设使我感受很深理论知识一定要和实践相结合理。通过这次课程设 计使我的动手能力得到了提高，希望在下一次的课程设计中再接再厉。指导教师评语：指导教师（签字）：年 月 日课程设计成绩