ADC并行交替采样与校正技术专题讨论

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1、本 科 生：丁嘉裕专 业：电子信息工程 研究方向：电子测量技术 学 号： 2011021192二O 四年四月专业名称电子信息工程论文提交日期2014年4月4 月）学校名称 成都信息工程学院（ 2014 年二O四年四月摘要关键词：并行采样，误差分析目前,现代电子信号呈现出复杂化、多样性的特征,特别是宽带和非平稳特性的增 长极为迅速,以扫频为主的频域测试仪器已经越来越难以满足宽带、瞬态信号的无缝 测试要求。随着 ADC 取样带宽的增长和 DSP 理论与技术的日益成熟,基于实时取样 的时域测试技术,正在成为电子测试发展的主流,也孕育着电子仪器体系的重要变革。高精度采样已经成为现代时域测试仪器的瓶颈问

2、题。采样速率、采样精度越高， 对信号的还原能力越强，近几年 ADC 采样速率有了很大提高，但仍然难以兼顾高速 与高精度问题，这是被现阶段的模拟器件制造工艺所限制的，要想实时地实现突破 这个瓶颈，唯一的方法就是并行多通道技术，也称为时间交替(Time-interleaved)模式， 即前端并行逐次采样后端串行多路复用。时间交替采样技术是唯一的对输入信号没 有限制的实时采样技术，可以突破 AD 转换器以及相关器件工作速度的限制，得到 超高速数据采集系统。AbstractAt present, the modern electronic signal shows the characteristic

3、s of complexity, diversity, especially the growth of broadband and non-stationary characteristics is very rapid, predominantly sweep frequency domain testing instruments have become increasingly difficult to meet seamless broadband, transient signal testing requirements. As the growth of the ADC sam

4、pling bandwidth and DSP s theory and technology becoming more mature, based on the real-time sampling time domain measurement technology, is becoming the mainstream of the development of electronic testing, electronic instrument system also expecting important change.High precision sampling has beco

5、me a bottleneck problem of modern time domain testing instruments. Sampling rate, the higher the sampling precision, the stronger the reducing power of the signal, the ADC sampling rate has greatly improved in recent years, but it isstill difficult to give attention to both high speed and high preci

6、sion, it is at this stage simulator that limit, the manufacturing process to real-time breakthrough the bottleneck, the only way is parallel multi-channel technology the Time - interleaved alternately mode, namely the front parallel sequential sampling back-end serial multiplexing. Alternating sampl

7、ing technology is the only time there is no limit to an input signal real-time sampling technology, can break through the AD converter and the associated device working speed limit, ultra high speed data acquisition system.目录第1章绪论11.1研究背景11.2并行采样2并行采样优点3并行采样缺点3并行采样误差来源3误差影响的采集性能4第2章 通道失配误差校4第3章 时间偏差

8、和带宽失配误差的校正5第4章结论与展望5致谢错误！未定义书签。第1章 绪论1.1 研究背景现代电子信号呈现出复杂化、多样性的特征,特别是宽带和非平稳特性的增长极 为迅速,以扫频为主的频域测试仪器已经越来越难以满足宽带、瞬态信号的无缝测试 要求。随着 ADC 取样带宽的增长和 DSP 理论与技术的日益成熟,基于实时取样的时 域测试技术,正在成为电子测试发展的主流,也孕育着电子仪器体系的重要变革。下图 给出了基于时时采样的时域测试系统的基本结构。根据采样定理，时域测试仪器的采样频率至少要在信号两倍带宽以上，也就意味 着采样率越高，可以采集到的模拟信号的带宽越宽，系统对信号的还原能力越强。 模拟数字

9、转换部分是时域测试仪器的关键组成部分。高速高分辨率的时域测试系 统广泛应用于雷达、通信、仪器设备等领域，随着数字化技术的推广，对模数转换 器件 ADC 的采样速率以及采样精度提出了越来越高的要求，不但要求数据采集系统 有高的采样率，还要有较高的采样精度。ADC的最高采样率直接影响系统的带宽， ADC 的分辨率对系统的动态范围起着决定性作用。在实际应用中，对实时采样速率 以及采样精度极高的依赖性，已经成为现代时域测试仪器的瓶颈问题。具体而言， 高速率高精度采样，是时域测试仪器研究的主要问题之一。然而 ADC 的最大采样速率受限于它的分辨率：高采样速率要求较短的转换时间， 而高分辨率则要求较长的转

10、换时间，分辨率与采样速率之间是一对矛盾。两者之间 的制约性成为了 ADC技术发展缓慢的最主要因素；同时材料、芯片工艺等因素的制 约，也限制了 ADC 技术指标的快速提升。国际上，AD(Analog Devices)公司、MAXIM 公司、ATMEL 公司、TI(Texas Instruments)公司、NS(National Semiconductor)公司等模数转换器制造领域的重要厂商 不断推出各类ADC，以满足应用的需求。如MAXIM公司的ADC芯片Maxl337提 供6GSa/s的采样能力，分辨率8Bit，NS公司的ADC芯片ADC083000提供3GSa / s的采样能力，分辨率8Bi

11、t； MAXIM公司14Bit的Maxl320采样速率为2GSa / sAD 公司 14Bit 的 AD6645 提供 105MSas 的采样率； AD 公司发布的 18 Bit 模数转换器 AD7643，采样速率为1. 25MSa / s；以及TI公司的24Bit模数转换器ADS1217，采 样速率为 780Sa/ s 等。可见由于采样率和分辨率的相互制约，随 ADC 采样速度的 增加，其分辨率却呈下降趋势。同时其中允许提供国内市场的 ADC 最高速度也仅为 l至3GSa / s，价格都非常昂贵，并且其中大部分产品的分辨率都低于1 0Bit。国内 ADC研究水平仅仅达到1. 4GS “s的采

12、样率，有效位数仅有5Bit，与国际水平相差 悬殊。高速 ADC 器件是限制我国高端仪器进步的主要因素。为实时捕捉高速系统中宽度在纳秒(ns )甚至皮秒(ps)量级的脉冲，必须采用实时取 样速率在GSa/s量级的超高速数字化系统。如针对PCI express(2. 5Gbps)链路传输 的信号完整性测试，需要3至5次谐波的测试，采样速率至少要求约20GSa / s。这 对单片 ADC 而言，是无法满足要求的。为实现更高速的采样速率，有效突破单片 ADC 的速度和精度瓶颈，我们需要探 索新结构和新方法。目前提高采样率主要有两种方法：基于光技术的时间扩展模数 转换法(Time. stretched

13、ADC，TSADC)和基于多片ADC的并行采样技术。TSADC 使用光时间扩展预处理器对被采集信号进行预先扩展，再送入ADC中进行采样，通 常应用于一些极端高速信号特别是窄脉冲信号的数据采集中，其硬件以及能耗开销 很大。而多片 ADC 并行采样技术使用多个 ADC 并行采集同一信号，利用后端组合 实现高速采集，其硬件开销相对较少，更容易实现，是数据采集技术的研究热点， 为时域测试仪器中所需的高速高精度数据采集提供了一种更为有效的解决方案。1.2 并行采样为了实现高速数据采集，可以用多片低速 ADC 通过交替/并行采样的方式来实 现(如图1所示)图1中的M表示ADC的个数，各片ADC采样频率均为

14、fs/M， 其采样时钟的相位依次差27c / M.各片ADC的采样数据最后依次组合成系统采样 数据.显然，交替/并行采样系统的等效采样频率为单片 ADC 采样频率的 M 倍.并行采样优点在多片 ADC 以及高速采样时钟工作的情况下，获取高性能的系统工作指标成为数 据采集系统研究的一个重点并行采样缺点ADC并行采样结构在提高采样率的同时引入了通道失配(channel mismatch)，产 生了偏置误差(o ffset error)、增益误差(gain error)和时间误差(timing error)。这些误差 的引入，导致了采样的非均匀，严重降低ADC系统的性能。并行采样误差来源从理论上看，

15、时间交替采样很好地解决了高速采样率和高分辨率之间的矛盾， 然而实际应用中却因为各个 AD 芯片的工艺、时钟延迟、电源不一致等原因导致通 道失配误差而使频谱出现杂波，大大降低了性能。误差主要有以下 3 种：(1) 由于各个通道 ADC 的增益不一致而引起的增益误差；(2) 各个通道 ADC 的基准电平不一致而引起的偏置误差；(3) 由于通道延迟不一致而引起的时间相位误差。 其中(1)和(2)是静态误差，(3)是动态误差。误差影响的采集性能(1) 偏置适配误差与增益适配误差，时间失配误影响ADC的信纳比，SINAD 是信号幅度的均方根值与从直流到f, / 2,的带宽内所有其他频谱成分的均方根值的

16、比值(包括谐波但不包括直流成分)。SINAD 是表述 ADC 整体动态特性与输入信号频率之间关系的指标中最常用的 指标，因为它包括了所有的频谱成分，包括噪声(含热噪声)和失真。(2) 通道失配误差的存在将严重降低系统的信纳比(SINAD)和无杂散动态范围 (SFDR)。第2章 通道失配误差校目前数字后端校正方法是较好的且常用的方法，因为它与 ADC 具体的实现电路 无关，不需要修改电路结构；另外后端处理方法不需要打断正常ADC的运作，并且 对用户来说也是透明的。本章对此进行了专门的讨论，提出了TIADC系统通道失配 误差的估算算法以及校正算法。2.1 数字后端校正方法如果我们知道TIADC系统

17、各通道的误差参数，并且输入信号z(f)的采样率不小 于Nyquist率，原则上信号x(f)可以通过交替采样的采样信号yk(f)，k=o, 1, M 一 1进行重构。从图4. 1可知，TIADC系统的采样后信号yk(t) 可表示为：式中Pk(t)为采样保持器SHA的单位冲激响应函数。 对于偏置误差bk可以直接从每路ADC的采样数据中减去即可。 对于增益误差gk，在消除偏置误差以后，每路除以各个通道的增益gk即 可： 对于时间偏差和带宽失配误差，由于相对比较复杂。第3章时间偏差和带宽失配误差的校正对于 ADC 系统，偏置误差和增益误差的校正较为简单，在上面已经给出。关于 时间偏差和带宽失配误差校正

18、则相对比较困难，这是TIADC系统数字后端处理 的核心部分。对于时间偏差校正，已经有不少相关方面的研究：例如在ADC前 端使用一个全局采样保持器SHA,然而这个SHA需要工作在很高的采样频率， 限制了实际应用中并行的ADC个数；为了克服全局SHA的限制，出现了数字后 端校正算法，时间偏差的数字后端校正，是与周期非均匀采样信号的重构问题等 价的。而带宽失配误差的校正则刚刚开始起步，这方面的算法还不多。第4章 结论与展望4.1 结论并行交替采样技术(TIADC)是提高模数转换系统采样率的有效方法之一。但是这 种方法在提高采样率的同时带来了通道失配误差，通道失配误差如偏置误差、增益 误差、时间偏差和

19、带宽失配误差将严重降低系统的性能，限制该方 法的应用。为了消除通道失配误差带来的频谱失真，数字后处理算法已成为TADC设 计的关键。偏置失配误差和增益失配误差的校正相对来说比较简单，而时间偏 差和带宽失配误差的修正非常困难。本论文将带宽失配误差分解成幅度失配误 差和相位失配误差两部分，在合理近似的基础上，提出了一种时间偏差和带宽 失配误差的联合估算与校正算法，它是在周期非均匀采样信号完美重构基础上 提出来的。并且通过 Matlab 仿真验证算法的有效性。4.2 展望ADC 技术有许多值得研究的地方，下面就这方面给出个人的一些见解。(1) 为了研究带宽失配误差，对采样保持器(SHA)建立了一阶R

20、C电路的模型。但实际中SHA呈现出相当的非线性，将来研究需要考虑新的分析 模型。(2) 带宽失配误差参数的测量是通过分解成幅度失配误差和相位失配误差两部分 参数近似估算的，下一步需要研究专门的测量估算算法。(3) 通道失配误差校正算法都是假设这些误差不随外界条件如温度、时间而变化，实际中失配误差可能随外界条件变化而变化，下一步需要 把这些因素考虑进去。(4) 现阶段的误差校正是在PC机上用软件完成的，下一阶段可以把算法放到 FPGA 中进行实时误差校正。(5) 为了研究和实现更高速的采样，可以增加ADC系统的通道数，通道数的增加 必然会增加系统设计的难度，今后也可进一步研究。未来随着带宽进一步

21、增加，采集频率不断提高，高精度且灵活可变等要求 的不断提高，时域测试的采集技术仍需要我们不断努力、不断深入、持之以恒展 开研究：(1)随着带宽的升高，基于LI的估计、校正算法将不再适用，FD滤波器也 随着设计带宽的升高，阶数增多，优化复杂性进一步提高，如何提高非均匀误差估计和校正精度，并兼顾效率与资源的占用率，仍是需要进一步研究的问题。(2)随着采样速率要求的进一步提高，并行通道的数目将逐步增大，通道失 配误差的校正所消耗的资源成指数上升，如何解决资源占用率与算法速度也是需 要解决的问题。(3)实际 ADC 并行采集系统中仍存在其他的失配误差，比如各通道间的 带宽不一致带来的带宽误差，因此还需要对带宽误差等其它误差进行进一步的分 析与校正。科技的发展日新月异，时域测试技术将会有各种新的技术不断出现，而时域 测试仪器还将继续向前迅速发展，并应用于越来越多的领域。