集成电路实验报告

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1、 集成电路分析与设计实验报告 周文晨 12024128 通信工程 实验名称 实验2 Linux环境下基本操作系 别 通信工程姓 名 周文晨学 号 12024128班 级 120241实验地点 数理楼1401实验日期 2014.04.23评 分 指导老师 同组其他成员 无1、 实验内容（含实验原理介绍）： 1.介绍了linux下的基本操作、命令等； 2.对命令行模式下的linux 基本操作作了介绍； 3.学习和使用集成电路EDA工具。2、 实验目的： 1.熟悉linux文件、目录管理命令； 2.熟悉linux文件链接命令； 3.熟悉linux下文件编辑命令。 3、 涉及实验的相关情况介绍（包含使

2、用软件或实验设备等情况）： 1.集成电路设计终端 2.Linux RedHat 9 4、 实验结果 :1. 登录linux。2. 键入mkdir 12024128 建立工作文件夹，cd 12024128进入文件夹，cp ./home/tools/cadence/training/holygan0712/filter_lab.tar.gz ./ 复制到12024128文件夹下。3.tar zcvf test.tar.gz filter_lab.pdf filter_lab_report.pdf 将filter_lab.pdf和filter_lab_report.pdf 压缩成压缩包，命名为tes

3、t.tar.gz;tar zxvf test.tar.gz ./ 将test.tar.gz解压缩到当前目录下，覆盖filter_lab.pdf和filter_lab_report.pdf。 键入rm test.tar.gz ls 删除该压缩文件4.acroread filter_lab.pdf 使用pdf阅读器阅读实验指导书 ls a.dat gedit a.dat 使用gedit编辑、阅读a.dat 5. rm ./filter_lab/library 删除工作目录/filter_lab/下名为library的符号链接cd /12024128 ls进入文件夹ln -s /home/tools

4、/cadence/training/holygan0712/ library 建立新的链接ls -1 实验名称 实验3 RTLCompiler对数字低通滤波器电路的综合系 别 通信工程 姓 名 周文晨学 号 12024128 班 级 120241实验地点 数理楼1401实验日期 2014.04.23评 分 指导老师 同组其他成员 无1、 实验内容（含实验原理介绍）： 学习综合RTLCompiler的使用。包括RTLCompiler命令行模式启动，设计读入，IP库引入，涉及约束设定，设计综合，综合结果报表及分析，综合结果输出等完整综合过程。通过学习利用Cadence RTLCompiler工具对

5、数字滤波器filter时序，面积，功耗的权衡及优化。 二、实验目的： 1.掌握Cadence RTLCompiler综合工具的基本作用，输入、输入文件； 2.熟悉Cadence RTLCompiler命令行模式的使用方法； 3.了解Cadence RTLCompiler图形模式的使用方法。 3、 涉及实验的相关情况介绍（包含使用软件或实验设备等情况）： 1.集成电路设计终端 2.Cadence RTLCompiler 4、 实验结果 ： cd /12024128/filter_lab/syn/workrc -gui ./scr/temp.scr 后出现图形界面 当时钟频率为（1/3）*10(5

6、)Hz，延时时间设定为30000ns时，面积网表如下：= Generated by: RTL Compiler (RC) 05.20-p002 Generated on: Apr 23 2014 03:24:56 PM Module: filter Technology library: hjtc18_ff 2.1 Operating conditions: best (balanced_tree) Wireload mode: segmented=Instance Cells Cell Area Net Area Wireload-filter 2247 72765 6265130 refe

7、rence_area_100000 (S) csa_tree_add_243_35 966 35170 2843268 reference_area_100000 (S) final_adder_add_243_35 374 3739 675220 reference_area_20000 (S) (S) = wireload was automatically selected当时钟频率为（1/3）*10(5)Hz，延时时间设定为30000ns时，功耗网表如下：= Generated by: RTL Compiler (RC) 05.20-p002 Generated on: Apr 23

8、2014 03:24:56 PM Technology library: hjtc18_ff 2.1 Operating conditions: best (balanced_tree) Wireload mode: segmented= Leakage Internal Net Switching Instance Cells Power(nW) Power(nW) Power(nW) Power(nW) -filter 2247 657.193 1162545.455 877849.970 2040395.426 csa_tree_add_243_35 966 399.092 440535

9、.590 226885.309 667420.899 final_adder_add_243_35 374 29.274 22519.089 34108.950 56628.040 当时钟频率为（1/3）*10(5)Hz，延时时间设定为30000ns时，时间网表如下：= Generated by: RTL Compiler (RC) 05.20-p002 Generated on: Apr 23 2014 03:24:56 PM Module: filter Technology library: hjtc18_ff 2.1 Operating conditions: best (balanc

10、ed_tree) Wireload mode: segmented= Pin Type Fanout Load Slew Delay Arrival (fF) (ps) (ps) (ps) -(clock SYS_CLK) launch 0 R delay_pipeline_reg150/CK 0 0 R delay_pipeline_reg150/Q FFDRHDLX 11 128.9 1202 +743 743 R csa_tree_add_243_35/in_1010 g1045/A +0 743 g1045/Z INVHDPX 6 70.6 365 +135 878 F g427/B

11、+0 878 g427/S FAHDLX 1 17.2 214 +396 1274 R g292/A +0 1275 g292/S HAHDLX 1 9.2 108 +149 1424 F g196/B +0 1424 g196/S FAHDLX 1 12.4 151 +314 1737 F g66/A +0 1737 g66/S FAHHD1X 1 18.8 103 +231 1968 F g38/B +0 1968 g38/S FAHHD1X 2 30.9 135 +198 2166 F csa_tree_add_243_35/out_15 final_adder_add_243_35/B

12、5 g780/A +0 2167 g780/Z INVHDPX 1 8.8 70 +44 2211 R g673/B +0 2211 g673/Z NAND2HD1X 3 26.7 122 +69 2280 F g596/B +0 2280 g596/Z NAND2HD1X 1 9.0 90 +55 2335 R g506/B +0 2335 g506/Z NAND3B1HD1X 3 30.7 171 +94 2429 F g500/B +0 2429 g500/Z AOI21HD1X 3 37.2 333 +180 2610 R g495/B +0 2610 g495/Z OAI21HD1X

13、 5 56.4 258 +136 2746 F g491/A +0 2746 g491/Z INVHDPX 2 23.0 139 +95 2841 R g489/AN +0 2841 g489/Z NAND3B1HD1X 1 9.1 110 +93 2934 R g477/D +0 2934 g477/Z NAND4HD1X 5 58.0 344 +172 3106 F g474/B +0 3107 g474/Z NAND2HD1X 1 8.8 129 +91 3197 R g465/B +0 3197 g465/Z NAND2HD1X 3 30.0 144 +79 3276 F g452/B

14、 +0 3276 g452/Z NAND2HD1X 2 20.8 156 +91 3367 R g451/A +0 3367 g451/Z INVHDPX 2 19.6 80 +37 3404 F g422/B +0 3404 g422/Z NOR2HD1X 2 20.1 201 +102 3506 R g413/B +0 3506 g413/Z NAND2HD1X 1 8.6 85 +35 3541 F g412/A +0 3541 g412/Z NAND2HD1X 3 43.0 256 +136 3678 R final_adder_add_243_35/Z21 g68/A +0 3678

15、 g68/Z NAND2HD1X 2 22.1 136 +64 3742 F g66/A +0 3742 g66/Z INVHDPX 1 10.8 77 +49 3791 R g64/B +0 3791 g64/Z NAND2B1HD1X 2 20.9 105 +59 3850 F g59/B +0 3850 g59/Z NOR2HD1X 2 22.5 215 +116 3966 R g54/B +0 3966 g54/Z NAND2B1HD1X 2 20.9 131 +67 4033 F g49/B +0 4033 g49/Z NOR2HD1X 2 22.5 218 +121 4155 R

16、g44/B +0 4155 g44/Z NAND2B1HD1X 2 20.9 132 +67 4222 F g39/B +0 4222 g39/Z NOR2HD1X 2 22.5 218 +122 4344 R g34/B +0 4344 g34/Z NAND2B1HD1X 2 20.9 132 +67 4411 F g29/B +0 4411 g29/Z NOR2HD1X 2 22.5 218 +122 4533 R g24/B +0 4533 g24/Z NAND2B1HD1X 3 33.1 172 +91 4624 F g21/A +0 4624 g21/Z INVHDPX 1 10.7

17、 82 +54 4678 R g19/B +0 4678 g19/Z NAND2HD1X 1 10.7 105 +38 4716 F g14/B +0 4716 g14/Z NAND2HD1X 5 54.4 309 +161 4877 R g12/B +0 4877 g12/Z NAND2HD1X 1 8.3 104 +35 4912 F output_register_reg15/D FFDSRHDLX +0 4912 output_register_reg15/CK setup 0 +68 4980 R - - - - - - - - - - - - - - - - - - - - - -

18、 - - - - - - - - - - - - - - - - - - - (clock SYS_CLK) capture 30000000 R -Cost Group : SYS_CLK (path_group SYS_CLK)Timing slack : 29995020ps Start-point : delay_pipeline_reg150/CKEnd-point : output_register_reg15/D更改约束条件，执行脚本。 当时钟频率为100MHz，延时时间设定为10ns时，面积网表如下：= Generated by: RTL Compiler (RC) 05.20

19、-p002 Generated on: Apr 23 2014 03:32:00 PM Module: filter Technology library: hjtc18_ff 2.1 Operating conditions: best (balanced_tree) Wireload mode: segmented=Instance Cells Cell Area Net Area Wireload-filter 1664 70263 5197571 reference_area_100000 (S) csa_tree_add_243_35 783 34518 2510408 refere

20、nce_area_100000 (S) final_adder_add_243_35 37 2235 65863 reference_area_20000 (S) (S) = wireload was automatically selected当时钟频率为100MHz，延时时间设定为10ns时，功耗网表如下：= Generated by: RTL Compiler (RC) 05.20-p002 Generated on: Apr 23 2014 03:32:00 PM Technology library: hjtc18_ff 2.1 Operating conditions: best

21、(balanced_tree) Wireload mode: segmented= Leakage Internal Net Switching Instance Cells Power(nW) Power(nW) Power(nW) Power(nW) -filter 1664 714.180 11135991.073 3908783.855 15044774.928 csa_tree_add_243_35 783 454.513 5850661.132 2267071.270 8117732.402 final_adder_add_243_35 37 31.844 721025.325 2

22、05978.796 927004.122 当时钟频率为100MHz，延时时间设定为10ns时，时间网表如下：= Generated by: RTL Compiler (RC) 05.20-p002 Generated on: Apr 23 2014 03:32:00 PM Module: filter Technology library: hjtc18_ff 2.1 Operating conditions: best (balanced_tree) Wireload mode: segmented= Pin Type Fanout Load Slew Delay Arrival (fF)

23、(ps) (ps) (ps) -(clock SYS_CLK) launch 0 R delay_pipeline_reg50/CK 0 0 R delay_pipeline_reg50/Q FFDRHDLX 12 130.3 1215 +749 749 R csa_tree_add_243_35/in_2810 g672/A +0 749 g672/Z XNOR2HD1X 1 12.5 112 +341 1090 F g425/B +0 1090 g425/CO HAHDLX 1 12.1 90 +112 1202 F g424/A +0 1202 g424/Z INVHDPX 1 17.2

24、 90 +54 1256 R g371/A +0 1256 g371/S HAHDLX 2 23.0 239 +176 1432 R g231/B +0 1432 g231/S HAHDLX 1 10.4 134 +170 1602 R g197/A +0 1602 g197/Z XNOR2HD1X 1 12.4 96 +136 1738 R g68/A +0 1738 g68/S FAHHD1X 1 12.4 85 +203 1942 F g41/CI +0 1942 g41/S FAHD1X 1 27.7 154 +152 2093 F csa_tree_add_243_35/out_15

25、 final_adder_add_243_35/B5 g229/B +0 2094 g229/CO FAHHD1X 1 8.4 69 +162 2256 F g228/CI +0 2256 g228/CO FAHHD1X 1 8.4 69 +109 2365 F g227/CI +0 2365 g227/CO FAHHD1X 1 8.4 69 +109 2474 F g226/CI +0 2474 g226/CO FAHHD1X 1 8.4 69 +109 2584 F g225/CI +0 2584 g225/CO FAHHD1X 1 8.4 69 +109 2693 F g224/CI +

26、0 2693 g224/CO FAHHD1X 1 8.4 69 +109 2802 F g223/CI +0 2802 g223/CO FAHHD1X 1 8.4 69 +109 2911 F g222/CI +0 2911 g222/CO FAHHD1X 1 8.4 69 +109 3021 F g221/CI +0 3021 g221/CO FAHHD1X 1 8.4 69 +109 3130 F g220/CI +0 3130 g220/CO FAHHD1X 1 8.4 69 +109 3239 F g219/CI +0 3239 g219/CO FAHHD1X 1 8.4 69 +10

27、9 3349 F g218/CI +0 3349 g218/CO FAHHD1X 1 8.4 69 +109 3458 F g217/CI +0 3458 g217/CO FAHHD1X 1 8.4 69 +109 3567 F g216/CI +0 3567 g216/CO FAHHD1X 1 8.4 69 +109 3676 F g215/CI +0 3676 g215/CO FAHHD1X 1 8.4 69 +109 3786 F g214/CI +0 3786 g214/S FAHHD1X 1 14.4 90 +156 3942 F final_adder_add_243_35/Z20

28、 g47/D +0 3942 g47/Z NOR4HD1X 1 11.0 278 +118 4060 R g46/C +0 4060 g46/Z NAND3B1HD1X 1 12.5 132 +60 4120 F g45/B +0 4120 g45/CO HAHDLX 1 12.5 93 +117 4237 F g43/B +0 4237 g43/CO HAHDLX 1 12.5 92 +109 4346 F g40/B +0 4346 g40/CO HAHDLX 1 12.5 92 +109 4455 F g37/B +0 4455 g37/CO HAHDLX 1 12.5 92 +109 4564 F g34/B +0 4564 g34/CO HAHDLX 1 12.5 92 +109 4673 F g31/B +0 4674 g31/CO HAHDLX 1 12.5 92 +109 4782 F g28/B +0 4783 g28/CO HAHDLX 1 12.5 92 +109 4892 F g25/B +0 4892 g25/CO HAHDLX 1 12.5 92 +109 5001 F g22/B +0 5001 g22/CO H