大规模集成电路硬件描述语言VHDL

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1、第五章 大规模集成电路硬件描述语言 （VHDL）80年代以来，采用计算机辅助设计 CAD技术设计硬件电路在全世界范围得到了普及和应用。一开始，仅用 CAD来实现印刷板的布线，以后才慢慢实现了插件板级规模的设计和仿真，其中最具代表性的设计工具是OrCad和Tango，它们的出现使电子电路设计和印刷板布线工艺实现了自动化。但这种设计方法就其本身而言仍是自下而上的设计方法，即利用已有的逻辑器件来构成硬件电路，它没有脱离传统的硬件设计思路。 随着集成电路规模与复杂度的进一步提高，特别是大规模、超大规模集成电路的系统集成，使得电路设计不断向高层次的模块式的设计方向发展，原有的电原理图输入方式显得不够严谨

2、规范，过多的图纸和底层细节不利于从总体上把握和交流设计思想；再者，自下而上的设计方法使仿真和调试通常只能在系统硬件设计后期才能进行，因而系统设计时存在的问题只有在后期才能较容易发现，这样，一旦系统设计存在较大缺陷，就有可能要重新设计系统，使得设计周期大大增加。基于以上电原理图输入方式的缺陷，为了提高开发效率，增加已有成果的可继承性并缩短开发时间，大规模专用集成电路 ASIC研制和生产厂家相继开发了用于各自目的的硬件描述语言。其中最具代表性的就是美国国防部开发的VHDL语言和 Verilog公司开发的Verilog HDL以及日本电子工业振兴协会开发的UDLI语言。 1987年12月10日， I

3、EEE标准化组织发布IEEE标准的VHDL,定为 IEEE Stdl0761987标准(该标准是从1983年8月美国空军支持并开发的VHDL72版发展而来)。这使得VHDL成为唯一被IEEE标准化的HDL语言，这标志着 VHDL被电子系统设计行业普遍接收并推广为标准的HDL语言。许多公司因而纷纷使自己的开发工具与VHDL兼容。由此可见，使用 VHDL语言来设计数字系统在一定程度上是电子设计技术的大势所趋。 利用VHDL设计硬件电路的优点是: 1) 设计技术齐全、方法灵活、支持广泛 VHDL语言可以支持自上而下和基于库的设计方法，还支持同步电路、异步电路、 FPGA以及其他随机电路的设计。目前大

4、多数EDA工具几乎在不同程度上都支持VHDL语言。这给VHDL语言进一步推广和应用创造了良好的环境。2）系统硬件描述能力强 VHDL具有多层次描述系统硬件功能的能力，可以从系统的数学模型直到门级电路。3）VHDL语言可以与工艺无关编程VHDL设计硬件系统时，可以编写与工艺有关的信息。但是，与大多数HDL语言不同的是，当门级或门级以上层次的描述通过仿真验证后，可以用相应的工具将设计映射成不同的工艺(如MOS，CMOS等)。这样，工艺更新时，就无须修改程序，只须修改相应的映射工具即可。所以，在VHDL中，电路设计的编程可以与工艺相互独立。4）VHDL语言标准、规范，易于共享和复用VHDL语言的语法

5、较严格，给阅读和使用都带来了极大的好处。再者，VHDL作为一种工业标准，设计成果便于复用和交流，反过来也能进一步推动VHDL语言的推广和普及。5-1VHDL程序的基本结构一个完整的VHDL语言程序通常包含实体(Entity)，结构体(Architecture),配置(Configuration),包（package）和库(Library)5个部分。前四种是可分别编译的源设计单元。库存放已编译的实体、结构体、配置和包。实体用于描述系统内部的结构和行为；包存放各设计模块都能共享的数据类型、常数和子程序等；配置用于从库中选取所需单元来支持系统的不同设计，即对库的使用；库可由用户生成或ASIC芯片制造

6、商提供，以便共享。本章将对上述5部分作一详细介绍。 5-1-1 VHDL程序的基本单元与构成 VHDL程序的基本单元是设计实体和结构体，它对应于硬件电路中的某个基本模块。该模块可以是一个门，也可以是一个微处理器，甚至整个系统。但无论是简单的还是复杂的数字电路，VHDL程序的基本构成都是一样的，都由实体和结构体构成。实体描述模块的对外端口，结构体描述模块的内部情况即模块的行为和结构。例1是一个如图5-1所示半加器的VHDL描述。- The entity declarationentity Half_adder isport ( X Half_ SumX: in Bit ; Y adder Car

7、ryY: in Bit ;Sum : out Bit ;Carry : out Bit ) ;图5-1半加器end Half_adder ;- The architecture body :architecture Behavioral_description of Half_adder isbeginprocess beginSum = X xor Y after 5 Ns ;Carry = X and Y after 5 Ns ;wait on X , Y ;end process ;end Behavioral_description例2描述了作为一个设计实体的二选一电路。entity

8、mux isgeneric(m:TIME:=1ns)；port(d0,d1,sel: in BIT；q: out BIT)；end mux;architecture connect of mux isSignal tmp:BIT； begin Cale： process(d0，dl，sel) variable tmpl,tmp2,tmp3：BIT； begin tmp1:=d0 and sel； tmp2:=d1 and (not sel)； tmp3:=tmp1 or tmp2； tmp=tmp3； q A, Y = B, Sum = Temp_sum , Carry = Temp_carr

9、y_1 ) ;U1 : Half_adderport map (X = Temp_sum , Y = Carry_inSum = AB , Carry = Temp _Carry_2 ) ;U2 : Or_gateport map (In1 = Temp_carry_1, In2 = Temp_carry_2 ,Out1 = Carry_out ) ;end structure ;图5-2 由半加器构造的全加器说明: 在上述所有例子中，粗斜体(如end ) 表示该标识符( end )为系统保留字。 In1: in Bit ; In2: in Bit; 可写成In1:Bit; In2: Bit;

10、 因为in是缺省的I/O状态。 - 为注释行标志, 该行其后的所有字符均为注释内容。 由component . end component ; 注明的一段为元件说明语句, 给出了该元件的外端口情况, 或者说是给出了一个元件的模板。 由 - component instantiation statements说明的为元件实例化语句部分。该语句将元件说明中的端口映射到实际元件中的端口, 即将模板映射到现实电路。下面对实体说明和结构体的详细情况进行解释说明：1、实体说明(Entity Declaration) 实体说明的一般形式是： entity 实体名 is 类属参数说明 formal_gener

11、ic_clause 端口说明formal_port_clause 说明语句declarations begin 实体语句部分 end实体名；说明： 实体名和所有端口名都由字符串组成(称为标识符)。该字符串中的任意字符可以是“a”到“z”，“A”到“Z”，或数字“0”到“9”，以及下划线“_”；字符串的第一个字符必须是字母，中间不包括空格，且最后一个字符不可以为下划线，两个下划线不允许相邻。 表示其中的部分是可选项； 对VHDL而言，大小写一视同仁，不加区分； 实体说明以 entity 实体名is开始，至 end实体名结束，最简单的实体说明是： entity E is end；除此之外，其余各项

12、皆为可选项； 类属(Generic)语句必须放在端口语句之前，用于指定由环境决定的参数。例如，在数据类型说明上用于传递位矢长度、数组的位长以及器件的延迟时间等参数。类属语句的一般形式为： generic(类属参数名:子类型名:=初始值) 例如，在二选一电路的描述中的 generic(m：time:=1ns)指定了结构体内延时m的值为 lns。又如： entity AndGate is generic(N:Natural:=2)； port(inputs: in Bit_vector(1 to N)； result: out Bit)； 一一类属参数N规定了位矢量(Bit_Vector)inpu

13、ts的长度end AndGate； 端口(port)说明是关于设计实体之外部接口的描述，规定了端口的名称、数据类型和输入输出方向。例如对二选一电路描述中的 port(do,d1,sel:in BIT； q：out B1T)；其一般书写格式是： port(端口名，端口名：方向子类型名bus:=初始值 ；端口名，端口名： 方向子类型名bus:=初始值) 其中方向用于定义外部引脚的信号方向是输入还是输出，共有五种方向： in，out，inout，buffer，1inkage。In表示信号自端口输入到结构体；out表示信号自结构体输出到端口；inout表示该端口是双向的；buffer说明端口可以输出信

14、号，且结构体内部可以利用该输出信号；1inkage用于说明该端口无指定方向，可以与任何方向的信号连接。上例中的d0,d1,sel为输入引脚，q为输出引脚。 说明语句(Declaration)可以包括:subprogram说明subprogram定义（或称subprogram体）type说明subtype说明constant说明signal说明 file说明alias说明attribute说明attribute定义use语句disconnection定义用于对设计实体内所用的信号、常数、数据类型和函数进行定义，这种定义对该设计实体是可见的。2、结构体(Architecture Body) 结构体

15、是对实体功能的具体描述，必须跟在实体后面。通常，先编译实体后才能对结构体进行编译，如果实体需要重新编译，那么相应的结构体也应重新编译。 结构体的一般结构描述如下： Architecture 结构体名 of 实体名 is 说明语句； begin 并行处理语句； end 结构体名；说明： 结构体的名称应是该结构体的唯一名称，of后紧跟的实体名表明了该结构体所对应的是哪一个实体。is用来结束结构体的命名。结构体名称的命名规则与实体名的命名规则相同。 说明语句的内容除了实体说明中可有的说明项外，还可以包括元件说明(component)和组装说明(或曰配置configuration) 语句。说明语句用于

16、对结构体内所用的信号、常数、数据类型和函数进行定义，且其定义仅对结构体内部可见。例如在对二选一电路的描述中：architecture connect of mux issignal tmp： BIT;- 对内部信号tmp进行定义- 信号定义和端口语句一样，应有信号名和数据类型的说明- 因它是内部连接用的信号，故没有也不需要方向说明begin. . .end connect；关于说明语句还会在后面继续介绍。 处于 begin和 end之间的并行处理语句(即各语句是并发执行的)，用于描述该设计实体(模块)的行为和结构。包括block语句process语句Procedure调用语句assert语句a

17、ssignment语句generate语句|component instance语句有关这部分语句的详情也会在后面几节中介绍。二选一电路描述中的进程语句如下： cale： process(d0，d1，sel) variable tmp1，tmp2，tmp3：BIT； begin . . . end process； 一个实体可以有多个不同的结构体。 即对外端口相同而内部行为或结构不同的模块，其对应的实体可以具有相同的实体说明和不同的结构体。所以，一个给定的实体说明可以被多个设计共享，而这些设计实体的结构体不同。从这个意义上说，一个实体说明代表了一组端口相同的设计实体(如两输入端的“与非门”和两

18、输入端的“或非门”等)。所以VHDL规定：对应于同一实体的结构体不允许同名，而对应于不同实体的结构体可以同名。 5-1-2 包(Package)、库(Library)和配置(Configuration)1、包(package)在实体说明和结构体中说明的数据类型、常量和子程序等只对相应的结构体可见，而不能被其他设计实体使用。为了提供一组可被多个设计实体共享的类型、常量和子程序说明，VHDL提供了包(Package)。包用来单纯的罗列要用到的信号定义、常数定义、数据类型，元件语句、函数定义和过程定义等，它是一个可编译的设计单元，也是库结构中的一个层次。 包分为包说明(Package Declara

19、tion)和包体(Package Body)两部分。 包说明的一般形式是，Package包名 is 说明语句； end 包名； 包体的一般形式是： Package body包名 is 说明语句；end 包名；说明： 包说明和相应的包体的名称必须一致。 包说明中的说明语句可包括：subprogram说明 type说明subtype说明 constant说明signal说明file说明alias说明 attribute说明attribute定义 use语句disconnection定义即除了不包括子程序体外，与实体说明中的说明语句情况相同。 包体中的说明语句可包括：subprogram定义type

20、说明subtype说明 constant说明fi1e说明 alias说明use语句 VHDL中的subprogram(子程序)概念，与一般计算机高级语句中子程序的概念类似。子程序包括过程（procedure）和函数(function)，分别由子程序说明和子程序体（子程序定义）两部分组成。可以出现在相应的实体说明、结构体、包说明和包体中，供其它语句调用。包说明可定义数据类型,给出函数的调用说明，而在包体中才具体的描述实现该函数功能的语句（即函数定义）和数据的赋值。这种分开描述的好处是，当函数的功能需要作某些调整时，只要改变包体的相关语句就行了，这样可以使重新编译的单元数目尽可能少。 可见性：包体

21、中的子程序体和说明部分不能被其它VHDL元件引用，只对相应的包说明可见，而包说明中的内容才是通用的和可见的（当然还必须用use子句才能提供这种可见性）。下面即为一个包说明及其相应包体的例子：Package Logic is type Three_level_logic is (0，1，z)； function lnvert (input：Three_1evel_logic)return Three_1evel_logic；end logic;package body Logic is function invert(1nput:Three_1evel_1ogic)return Three_le

22、vel_logic is begin case lnput is whenO return1； when1 return0； whenz returnz； end case; end invert;end Logic;上例中，第一段是包说明，其中第三行是函数lnvert说明；第二段是包体,第二行开始函数的定义，给出了函数的行为。这部分内容只对包说明(即第一段)可见。所以，包说明包含的是通用的、可见的说明；而包体包含的是专用的、不可见的说明。 在一个设计实体中加上use子句(在实体说明之前),可以使包说明中的内容可见。 如： use IEEE.STD_LOGlC_1164a11；a11表示将IE

23、EE库中的 STD_LOGIC_1164包中的所有说明项可见。 又如， use Logic.Three_1evel_1ogic； 表示将用户自定义的包Logic中的类型Three_1evel_1ogic对相应的设计实体可见。 包也可以只有个包说明，因为如果包说明中既不创造子程序说明也无有待在包体中赋值的常数(deferred constant)时，包体就没必要存在了。2、配置（Configuration） 利用配置语句（又叫组装说明），设计者可以为待设计的实体从资源文件(库或包)中选择不同行为和结构的结构体。在仿真某个实体时，可以利用配置语句选择不同的结构体，以便进行性能对比得到最佳性能的结构

24、体。 配置语句的一般形式为： configuration 配置名 of实体名 is 配置说明部分： use子句或 attribute 定义； 语句说明；end 配置名；配置语句根据不同情况，其语句说明有繁有简，以下以一个微处理器的配置为例作一些简要说明。 an architecture of a microprocessor： architecture Structure_View of Processor is component说明语句 Component ALU port() end component；Component MUX port() end component；begin c

25、omponent实例化语句： A1: ALU port map()；M1: MUX port map()；M2: MUX port map()；end Structure_View; - a configuration of the microprocessor；1ibrary TTL.Work；configuration V4_27_87 of processor is use WorkAll; for Structure_View -组装说明 for A1：ALU use configuration TTLSN74LSl81； end for; for Ml,M2：MUX use enti

26、ty Multiplex4(Behavior)； end for；end for；end V4_27_87; 其中：configuration V4_27_87 of Processor is. end V4_27_87; 属于配置语句部分，为实体Processor选择了结构体Structure_View(用语句 for Structure_View )； 结构体 Structure_View仅给出了元件ALU、MUX的模板，而没有给出任何实质的行为或结构描述，所以配置语句中又采用元件配置(Component Configuration)，如 for A1: ALU use configura

27、tion TTLSN74LSl81; end for; 为元件ALU选择标准库TTL中的配置SN74LSl81； for Ml,M2：MUX use entity Multiplex4(Behavior)； end for; 将元件 MUX(M1、 M2)组装到库Work中的实体Multiplex4 及相应的结构体Behavior上，使元件具有具体的行为或结构。 类似元件配置的语句也可用于结构体中，称组装规则。例如，在原来的结构体的说明部分增加一句： for M1, M2: MUX use entity Multiplex4(Behavior)； 与在configuration V4_27_8

28、7中使用组装说明的目的和意义相同。 组装规则的一般形式是： for 元件例示标号：元件名 use 对应对象； 其中对应对象可以是某个配置configuration或实体entity。组装规则就是将元件实例化语句中的元件(如 M1，M2：MUX)组装到实体Multiplex4 及其相应的结构体(Behavior)或已有的某个组装说明上。这样，配置语句(组装说明)为要设计的实体选择了结构体，元件配置或组装规则将元件与某个实体及其相应的结构体对应起来。3、库 （ Library ）库是经编译后的数据的集合，它存放已经编译的实体、结构体、包和配置。库由库元组成，库元是可以独立编译的VHDL结构。 VH

29、DL中有两类库元- 基本元和辅助元。基本元包括实体说明、包说明和配置，辅助元为包体和结构体。基本元对同一库中其它基本元都是不可见的，必须用 use子句才能提供可见性。1） 库的种类 在VHDL语言中存在的库大致可以归纳为5种：IEEE库、STD库、ASIC库、用户定义的库和WORK库。 IEEE库中汇集着一些 IEEE认可的标准包集合，如STD_LOGIC_1164；STD库是 VHDL的标准集。其中存放着的 STANDARD包是VHDL的标准配置，如定义了Boo1ean、Character等数据类型； ASIC库存放着与逻辑门一一对应的实体； 用户为自身设计需要所开发的共用包集和实体等可以汇

30、集在一起，定义为用户定义库； WORK库是现行工作库，设计者所描述的 VHDL语句不加任何说明时，都将存放在 WORK库中，例如，用户自定义的包在编译后都会自动加入到W0RK库中。2) 库的使用前面提到的5类库除了 WORK库外，其他4类库在使用前都必须作说明，用库子句（Library）对不同库中的库元提出可见性。 Library的说明总是放在设计单元的最前面，其一般形式为：Library库名；接着用 use子句使库中的包和包中的项可见。例如： Library IEEE; Use IEEESTD_LOGIC_1164all;也就是说，对于同一库中不同的库元，必须用use子句提供所需的可见性；而

31、对于不同库中的库元，则必须用库子句加上use子句来提供相应的可见性。3) 库的作用范围 库语句的作用范围从一个实体说明开始到它所属的结构体和配置为止。当一个源程序中出现两个以上的实体时，库语句应在每个实体说明语句前书写。例如：1ibrary IEEE： 库使用说明use IEEESTD_LOGIC_1164ALL；entity and1 is. . . end andl；architecture rt1 of and1 is. . .end rt1;configuration s1 of andl is. . .end s1;library IEEE;- 库使用说明use IEEESTD_LO

32、GIC_1164a11；entity orl is. . .end or1;configuration s2 of orl is. . .end s2; 5-1-3 设计实例 以上从设计硬件电路的角度出发，介绍了完整的VHDL语言程序应具备的5个部分：实体+结构体，并配合以相应的资源(包、库、组装说明)。 采用 VHDL语言进行硬件设计时，采用自上而下的设计方法，逐步将设计内容细化最后完成系统硬件的整体设计。下面以设计一个小规模处理器mp为例，简要说明VHDL程序的基本结构。尽管 mp是小规模的处理器，但是仍考虑采用大规模电路自上而下的设计方法。所谓自上而下的设计方法，即先将要设计的硬件系统(

33、如微处理器mp)看成一个顶部模块，对应于VHDL程序中的一个设计实体(entity mp)；然后按一定的标准(如功能)将该系统分成多个子模块，见图5-3。 图5-3中，处理器mp按功能被分为6个子模块：mcu、 miu、 alu、bsu、 rfu、 bcu(具体功能见表51)。这些子模块对应于设计实体 mp中的各个元件，用结构体中的 component说明语句对元件的名字和接口进行说明： mcumiualubsurfubcu 图5-3处理器的6大部分 表51处理器各部分的功能说明- TOP LEVEL;- Package declarationslibrary IEEE;use IEEE.ST

34、D_LOGIC_ll64all;use IEEE.STD_LOGIC_ll64 EXTENSION. all;library WORK；use WORK.mp_package.all；. . . entity declaration of mpentity mp is generic (.); port()；begin. . .end mp; an architecture of mp； architecture struct_view of mp is component mcu port()； end component；component alu port()； end componen

35、t；component bcu port()； end component；component bsu port()； end component；component miu port()； end component；component rfu port()； end component；begin l1： mcu port map()； 12： alu port map()； 13： bcu port map()； 14： bsu port map(.)； 15： miu port map()； 16： rfu port map()；end struct_view;- a configur

36、ation of mp；configuration of V_5_30 of mp is use WORK.all; for struct_view for l1：mcu use entity workmcu； end for; for l2：alu use entity workalu； end for; for l3：bcu use entity workbcu； end for; for 14：bsu use entity workbsu； end for; for 15: miu use entity workmiu； end for; for l6：rfu use entity wo

37、rkrfu； end for; end for;end V_5_30; 程序中，实体mp对处理器的外部引脚进行了说明，结构体则对处理器内部结构及相互关系进行了描述：1)在结构体的说明部分，使用元件说明语句(如 component mcu port ()； end component；)描述了子模块的名称(mcu)和端口(形式端口)；2)在结构体的语句部分，用元件实例化语句(11： mcu port map()；)将元件标号、元件名称的对应关系进行描述，给出形式端口与实体中的端口、实际信号以及各子元件间的连接关系；3)用 Configuration语句(如configuration V_5_30

38、 of mp is end V_5_30；)或一些组装规则将各个实际元件与器件库中的特定实体对应起来，从而使这个设计实体完成了该处理器的顶层设计。它描述了该处理器的外部端口和各个子模块间的相互关系，建立了一个 VHDL的外部框架；4)所谓器件库中的特定实体指的是与各个子模块相对应的各个设计实体，它们将各个子模块的功能和行为细化。这种对各个子模块的VHDL设计是该系统的次一层设计。5)如果子模块又可以分成几个小模块，则将进行该系统的更次一层设计(方法相同),.如此细化下去，直到最底层设计。这样由上至下进行系统硬件设计的好处是：在程序设计的每一步都可进行仿真检查、有利于尽早发现系统设计中存在的问题

39、。 因为 VHDL是一种结构严密、语法严谨的语言，为了更灵活地掌握这种硬件设计方法，从总体上把握全局，而不至于被其中繁多的语法混淆思路、迷失设计方向，在前面充分讨论了 VHDL程序的基本框架和设计思路的基础上，下面再接下来讨论VHDL语言的数据类型、操作符和对硬件系统的描述方式。 5-2VHDL语言的基本数据类型和操作符 具有值的信息载体称为对象( Object)。 VHDL中每个对象都具有一定的类型，类型决定对象可能取值的种类。 VHDL语言象其它高级语言一样，具有多种数据类型。 5-2-1 VHDL语言的对象和分类 VHDL中的对象主要有以下三种：信号(signal)、变量(variabl

40、e)、常数(constant)。它们的区别有：1)在电子电路设计中，这三类对象都与一定的物理对象相对应。例如，信号对应硬件设计中的某一条硬件连接线，常数代表数字电路中的电源和地，变量与硬件的对应关系不太直接，通常代表暂存某些值的载体；2)变量和信号的区别在于：变量的赋值被立即执行，信号的赋值则有可能延时，具体见下面第2点。3) 三种对象的含义和说明场合不同，见表52。1、对象说明 每个对象都有类型，该类型决定可能取值的类型。 constant，variable，signal三类对象说明的一般形式是： constant 常数名表：数据类型 ：= 表达式； variable 变量名表：数据类型 ：

41、= 表达式； signal 信号名表：数据类型 信号类别：= 表达式；表52 三种对象的含义和说明场合对象类别含 义说明语句的场合信号说明全局量architecture，package，entity变量说明局部量process，function，procedure常数说明全局量以上均可说明： 常数名表、变量名表和信号名表，是由一个标识符或以“，”隔开的多个标识符组成。 “：= 表达式”为常数、变量、信号赋初值。通常常数赋值在常数说明时进行，且常数一旦被赋值就不能改变。 信号类别只有 bus或 register两种类型，是可选项。对象说明的示例如下： constant Vcc： real：= 5

42、00;variable x，y： integer Range 0 to 255：= 10; signal ground ：Bit：=0；2、变量和信号的区别1)物理意义不同。信号是电子电路内部硬件连接的抽象；变量没有与硬件对应的器件。2)赋值符号不同。信号赋值用“”符号(如S1S2)，变量赋值用“:=”符号(如 temp3:= templ + temp2 ；)。3)变量赋值不能加延时，且语句一旦被执行，其值立即被赋予变量。信号赋值可以加延时，使赋予信号的值在一段时间后代入。如：S1S2 after l0ns；S2的值经过10ns的延时后才被代入Sl。而有延时的变量赋值是不合法的。如 temp3

43、：= temp1 + temp2 after l0ns，是非法的。4）信号是全局量，可用于进行进程间的通信，可用于 architecture、 package、 entity的说明部分；变量是局部量，只能用于process、function、procedure 之中。从上面几点不难看出，将变量和信号区别开来的根本出发点是它们对应的物理意义不同。5-2-2 数据类型 VHDL提供了多种标准的数据类型，放在STD库的 Standard包中。另外，为使用户设计方便，还可以由用户自定义数据类型。 VHDL的数据类型分四类，标量类型(Scalar)、复合类型(Composite)、存取类型(Access

44、)、文件类型(File)。限于篇幅，本文仅介绍最常用的前两种类型。后两种Access和 File类型在具体使用时，可以查阅有关手册。1、标量类型（Scalar type） 标量类型是指其值能在一维数轴上从大到小排列的数据类型。标量分整型(integer)、浮点型(float)、物理量型(physics)、枚举型(Enumeration)。1）枚举类型枚举类型的定义格式为：type 数据类型名 is (元素，元素，)。它定义的是一组由括号括起的标识符或字符表。 例如，用户可自定义枚举类型：type Switch_level is(0，1，x)；又如，VHDL预定义了枚举类型，有： Charact

45、er， Bit， Boolean, Severity_ 1evel(错误等级，用于提示系统当前的工作状态： NOTE，WARNING，ERROR， FAlLURE)。这些预定义放在Standard包内。2）整数类型和浮点类型 VHDL定义的整型和浮点型与我们一般理解的整数和实数相同。在VHDL中已预定义的整数范围是-(231-1)(231-1)；预定义的实数范围是-1.0*1038 1.0*1038。 VHDL中还可以自定义整数类型和浮点类型，它们分别是以上两个类型的子集。自定义整型或浮点型的一般形式是： Type 数据类型 is 原数据类型名 约束范围；其中，“约束范围”用“range边界1

46、 to/downto边界2”表示。例如：1) 定义一个用于数码显示的只能取09的整数：Type digit is integer range 0 to 9;2) 定义一个只能取 -104 104的实数：type current is real range -1E4 to 1E4；3）物理量类型一个物理量类型的数据应包含整数和单位两部分。物理量类型的定义包括一个域限制、一个基本单位和几个次级单位。每个次级单位是一个整数乘以基本单位。例如，定义一个名为 Distance的物理量类型：type Distance is range 0 to lEl6units - 基本单位A；angstrom埃- 次

47、级单位 nm = 10A;um = 1000nm;mm = 1000um;cm = 10mm;m = 1000mm;km 1000m;end units；Distance物理量的说明和运算，如X：Distance；X：5A + 13um - 50nm;由上面的例子可以看出，物理量类型定义的一般形式是：type 数据类型名 is 范围units 基本单位；次级单位：end units;说明： 物理量类型的范围最大为-(231-1)(231-1)，且必须包含1，否则基本单位就没有意义了。 次级单位是一个整数乘以基本单位。 VHDL预定义了物理量类型TIME，放在Standard包中： Type T

48、ime is range -(2*31 - 1) to (2*31 - 1) units fs； -毫微微秒 ps = 1000 fs； 微微秒 ns = 1000 ps； us = l000 ns; ms = 1000 us; sec = 1000 ms; min = 60 sec; hr = 60 min;end units;在系统仿真时，时间数据用于描述信号延时。2、复合类型复合类型即其值可分成更小对象的类型。复合类型有两种：数组和记录。1）数组类型（Array） 数组是类型相同的数据集合在一起所形成的新的数据类型，它可以是一维的、二维的或多维的。 数组定义的一般形式是:type 数组类

49、型名 is array （下标范围） of 原数据类型名;说明： 下标范围的限定必须用整数或枚举类型来表示,如：type My_ word is array (integer 0 to 31) of Bit；用整数下标定义一个32位长的字；又如，先定义type instruction is(ADD，SUB，INC，SRL，SRF，CDA，LDB，XFR)；枚举类型，再定义数组下标取值范围是枚举量：type insflag is array (instruction ADD to SRF) of Integer； VHDL中预定义的数组类型有字符串 string和位矢量 bit_vector。它

50、们被放在STD库的 Standard包中。2）记录类型 记录是将不同类型数据和数据名组织在一起而形成的新类型。定义记录类型的一般形式为：type 数据类型名 is record 元素名：数据类型名；元素名：数据类型名； . . .end record; 例如: type bank is record -定义一个bank记录 r0： integer; inst：instruction； end record; 记录的使用：signal r_bank： bank; - 定义一个bank类型的信号r_bank signal result： integer；result= r_bankr0； - 用“

51、”表示对记录的引用5-2-3 VHDL语言的运算操作符VHDL为构成计算的表达式提供了23个操作符。这些操作符预定义为4类：算术运算符、逻辑运算符、关系运算符、连接运算符。按优先级由低到高的顺序如表53所示。表53 VHDL的操作符操作符类型操作符功能逻辑运算符AND逻辑与OR逻辑或NAND逻辑与非NOR逻辑或非XOR逻辑异或关系运算符等号/=不等号小于大于小于等于大于等于算术运算符+、-加、减连接运算符连接算术运算符+、-正、负*乘除MOD求模REM取余*指数逻辑运算符NOT求反算术运算符ABS取绝对值 VHDL的操作符的意义、用法和高级语言基本相同。值得注意的是连接运算符用于位的连接，如s

52、ignal temp_b： bit_vector(3 downto 0)；signal en： bit:= 1； - &将4个en相连为位矢量1111赋入temp_b: temp_b:= enenenen；5-3 VHDL结构体的描述方式 研究微电子器件的两个基本问题是它的执行功能和逻辑功能。相应的，VHDL程序对硬件系统的描述分为行为描述和结构描述。行为描述和结构描述的区别是：1)与硬件的对应关系不同。行为描述是对系统书写模型的描述，结构描述是对系统的子元件和子元件之间相互关系的描述。在与硬件的对应关系上，结构描述更明显、更具体。2)语句不同。行为描述的基本语句是进程语句，结构描述的基本语句

53、是元件实例化语句。3)用途不同。行为描述方式用于系统数学模型或系统工作原理的仿真，而结构描述方式用于进行多层次的结构设计，能做到与电原理图的一一对应，可以进行逻辑综合。 下面将对VHDL的行为描述语句做一个介绍。至于结构描述语句(包括component语句和元件实例化语句)，前面已有所表述，这里就不再介绍了。 在用VHDL描述系统的行为时，按语句执行顺序可分为顺序描述语句(Sequential Statement)和并发描述语句(Concurrent Statement)。5-3-1 顺序描述语句(Sequential Statement)顺序执行语句只能出现在进程 process或子程序 p

54、rogram中，用于定义进程或子程序的算法。顺序描述语句有以下几种： wait语句、断言（assert)语句、信号赋值语句、变量赋值语句、过程调用、if语句、 Case语句、循环语句(loop)、next语句、 exit语句、 return语句、 null语句。一个典型的例子是： entity SRFF is port(s，r：in bit； q，qBar：out bit)；end SRFF; architecture behavior of SRFF is begin process variable Last_state：bit：=0; begin -下面是顺序执行语句 assert not( s =land r =1) report“Both s and r equal to 1” severity Error if s =0and r =0 then Last_State：= Last_State; elsif s =0and r =1 then Last_State：=0； else Last_State：=1； end if q = Last_State after 2ns；qBar = not q; Wait on r,s;end process;end SRFF; 下面逐一介绍这些顺序描述语句：1、wait