中规模时序逻辑电路

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1、1,中规模时序逻辑电路,2,1 寄存器,寄存器和移位寄存器,计数器,顺序脉冲发生器,分析,设计,3,1.1 数码寄存器,寄存器是计算机的主要部件之一， 它用来暂时存放数据或指令。采用任何一种类型的触发器均可构成寄存器。每个触发器存放一位二进制数或一个逻辑变量，由n个触发器构成的寄存器可存放n位二进制数或n个逻辑变量的值。,四位数码寄存器,4,1.2 移位寄存器,所谓“移位”，就是将寄存器所存各位数据，在每个移位脉冲的作用下，向左或向右移动一位。根据移位方向，常把它分成三种：,5,根据移位数据的输入输出方式，又可将它分为四种：,串入串出,串入并出,并入串出,并入并出,串行输入串行输出 串行输入并

2、行输出 并行输入串行输出 并行输入并行输出：,6,四位并入 - 串出的左移寄存器,初始状态： 设A3A2A1A0 1011,在存数脉冲作用下， Q3Q2Q1Q0 1011 。,D0 0,D1 Q0,D2 Q1,D3 Q2,7,D0 0,D1 Q0,D2 Q1,D3 Q2,1 0 1 1,0 1 1 0,0 1 1 0,1 1 0 0,1 1 0 0,1 0 0 0,1 0 0 0,0 0 0 0,0 0 0 0,0 0 0 0,0 0 0 0,0 0 0 0,设初态 Q3Q2Q1Q0 1011,用波形图表示如下：,8,四位串入 - 串出的左移寄存器：,四位串入 - 串出的右移寄存器：,双向移位

3、寄存器的构成：只要设置一个控制端S，当S0 时左移；而当S1时右移即可。集成组件 电路74LS194就是这样的多功能移位寄存器。,9,双向移位寄存器,10,R右移串行输入,L左移串行输入,A、B、C、D并行输入,0,1,1,1,1,0 0,0 1,1 0,1 1,直接清零,保 持,右移(从QD 向QA移动),左移(从QA 向QD移动),并行输入,11,1.3 寄存器应用举例,例：序列发生器,用一片74194和适当的逻辑门构成产生序列为01100101的序列发生器。,步骤： 第一步：序列有多长就用相应的多少个状态Tp来与之对应，根据Tp=2n来决定移位寄存器的级数（即触发器的个数） 第二步：按照

4、循环左移或者右移的规律来确定寄存器的初始状态，和相应的左移或者右移输入端的输入，并列出状态表 第三步：状态表推导出反馈函数的逻辑表达式，画出相应电路图,12,2 计数器的分析,2.1 计数器的功能和分类,1. 计数器的作用,记忆输入脉冲的个数；用于定时、分频、产生节拍脉冲及进行数字运算等等。,2. 计数器的分类,按工作方式分：同步计数器和异步计数器。,按功能分：加法计数器、减法计数器和可逆计数器。,按计数器的计数容量(或称模数)来分：各种不同的计数器，如二进制计数器、十进制计数器、二十进制计数器等等。,13,1）同步二进制加法计数器 设计思想：同步计数器中，所有触发器的CP端相连，CP的每一个

5、触发沿都会使所有的触发器状态更新。 二进制加法运算规则：对一个多位二进制而言，最低位每次加1都改变状态，而第i位（除最低位外）仅有当以下各位皆为1时才改变状态,同步二进制计数器是将计数脉冲同时引入到各级触发器，当计数时钟脉冲到来时，各级触发器状态同时发生转换，并且按照二进制的规律增加或减少。,同步计数器,14,3位二进制同步加法计数器,选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。,状态图,输出方程：,时钟方程：,15,时序图,FF0每输入一个时钟脉冲翻转一次,FF1在Q0=1时，在下一个CP触发沿到来时翻转。,FF2在Q0=Q1=1时，在下一个CP触发沿到来时翻转。,

6、16,电路图,由于没有无效状态，电路能自启动。,推广到n位二进制同步加法计数器,驱动方程,输出方程,17,2）同步二进制减法计数器 设计思想： 只有当低位向高位借位时（即低位全0时再减1），令高位触发器翻转，计数减1。 为此，只要将二进制加法计数器的输出由Q端改为 端，便成为同步二进制减法计数器了。,18,3位二进制同步减法计数器,选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。,状态图,输出方程：,时钟方程：,19,时序图,FF0每输入一个时钟脉冲翻转一次,FF1在Q0=0时，在下一个CP触发沿到来时翻转。,FF2在Q0=Q1=0时，在下一个CP触发沿到来时翻转。,20

7、,电路图,由于没有无效状态，电路能自启动。,推广到n位二进制同步减法计数器,驱动方程,输出方程,21,3位二进制同步可逆计数器,设用X表示加减控制信号，且X 0时作加计数， X 1时作减计数，则把二进制同步加法计数器的驱动方程和X相与，把减法计数器的驱动方程和X相与，再把二者相加，便可得到二进制同步可逆计数器的驱动方程。,输出方程,22,电路图,23,4位集成二进制同步加法计数器74LS161/163,74LS163的引脚排列和74LS161相同，不同之处是74LS163采用同步清零方式。,24,4位集成二进制同步可逆计数器74LS193,CR是异步清零端，高电平有效； LD是异步置数端，低电

8、平有效； CPU是加法计数脉冲输入端； CPD是减法计数脉冲输入端； D0D3是并行数据输入端； Q0Q3是计数器状态输出端； CO是进位脉冲输出端； BO是借位脉冲输出端； 多个74LS193级联时，只要把低位的CO端、BO端分别与高位的CPU、CPD连接起来，各个芯片的CR端连接在一起，LD端连接在一起，就可以了。,25,1. 四位二进制同步计数器 74LS163,74LS163不但 计数方式是同步的，而且它的清零方式 也是同步的：即使控制端CLR0，清零目的真正实现还需等待下一个时钟脉冲的上升沿到来以后才能够变为现实。这就是“ 同步清零 ”的含义。,利用集成功能组件设计计数电路,一、中规

9、模计数器组件介绍及其应用,26,74LS 163 管脚图,(1) 74LS163 的介绍,27,74LS163功能表,28,29,例1：用一片74LS163构成六进制计数器。,0 0 0 1,0 0 1 0,0 0 1 1,0 1 0 0,0 1 0 1,六个 稳态,准备清零： 使 CLR 0,(2) 74LS163 的应用,30,在QDQCQBQA 0110 时立即清零 。,比较 用74LS 160与用74LS 163构成六进制计数器:,在QDQCQBQA 0101 时 准备清零 。,31,例2：用74LS163构成二十四进制计数器。,(1). 需要两片74LS163；,(2). 为了提高运算速度，使用同步计数方式。,32,例3 用74LS163来构成一个十二进制计数器。 （1）写出状态SN-1的二进制代码。,（3）画连线图。,SN-1S12-1S111011,（2）求归零逻辑。,D0D3可随意处理,D0D3必须都接0,33,例4 用74LS161来构成一个十二进制计数器。,SNS121100,D0D3可随意处理,D0D3必须都接0,SN-1S111011,34,常见计数器芯片,74LS160TTL 可预置BCD异步清除计数器74LS161TTL 可预置四位二进制异步清除计数器74LS162TTL 可预置BCD同步清除计数器74LS163TTL 可预置四位二进制同步清除计数器,