码电路测试与FSK2电路设计课程设计4483524

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1、专业综合课程设计任务书题 目:HDB3码电路测试与F2电路设计 课程设计目的:1. 通过对THEX型综合实验平台的使用，较深入了解通信电路的原理；2. 掌握通信电路的测试方法和设计实验的方法;3. 学习利用EB仿真设计简单通信系统的方法；4. 练习利用Protel绘制PB电路的方法；5. 提高正确地撰写论文的基本能力.课程设计内容和要求1. 电路测试：测试31,HDB32，HDB3，D,PLL实验电路板.要求详细分析实验电路的工作原理（说明每个元器件的作用和功能），写出测试项目，并对测试结果作出详细分析；如果电路板不能测出所需要的结果,要分析原因,找出电路板损坏的部位。2. 用EW做出FK2的

2、仿真电路，并测试各点的波形;要求详细分析电路原理（说明每个元器件的作用和功能）,对测试结果作出详细分析。3. 用Pe绘制AMM的C电路。4. 查阅不少于6篇参考文献。初始条件:1. TX1型综合实验平台及实验指导书；2. 示波器，万用表。3. EWB和el软件。时间安排:第1周，安排设计任务；第19周，完成实验测试和仿真电路的设计与测试;第2周，完成C电路绘制;撰写设计报告，答辩。指导教师签名: 2011年 6月18 日系主任（或责任教师）签名: 21年6 月 日40 / 42目录摘要此次专业课程设计主要分为电路测试部分、电路仿真以及P的绘制。电路测试主要测试HDB码、DL数字锁相环，PL锁相

3、频率合成器等实验。电路仿真主要是对FSK的进行仿真以及AEM2的PCB的绘制。经过此次课程设计,主要是对所学的专业课进行整合以及综合应用。关键词:电路测试仿真、FSK、MDEM2、PCAbstraTeprfessional urriculum is dividedinto arts othe iuiteig,cicuit simaton nd PCBrang。 Te in test rcuit testn HDB，DPLL，PLLn oteexeimens。 rcutsimulaton carid ot maiorH3nCIVE，smuion an PB drain After the cur

4、se esgn,minlyo thestdy o pcalzed oussa comprhensiv apliationegrtionKey words:cicut estigdimulaon、FS、AMEM、C1 电路调试实验.多级伪随机码发生实验1.1.1电路工作原理（一）电路组成 多级伪随机码发生实验是供给HDB3、PSK等实验所需时钟和基带信号.图11是实验电原理图，由以下电路组成: 1内时钟信号源；2多级分频电路;3。3级伪随机码发生电路;4级伪随机码发生电路;.5级伪随机码发生电路.图11（a）图11（）（二）电路工作原理 1.内时钟信号源 内时钟信号源由晶振1、电阻R和R3、电容

5、C、非门1,U1组成,若电路加电后,在U1A的输出端输出一个比较理想的方波信号，输出振荡频率为409Mz，经过触发器UB进行二分频，输出为2048MHz方波信号. 2。三级基准信号分频 设电路的输入时钟信号为2.04MHz的方波,由可预置四位二进制计数器（带直接清零)组成的三级分频电路组成,可逐次分频至1K方波。U3、U4、U5的第二引脚为各级时钟输入端，输入时钟为2。048Mz、P128KH、8KH。 33级伪随机码发生器电路伪随机序列，也称作m序列,它的显著特点是：（a）随机特性;（b）预先可确定性;（）可重复实现。 本电路采用带有两个反馈的三级反馈移位寄存器，示意图见图。若设初始状态为1

6、11（Q2QQ111），则在P时钟作用下移位一次后,由Q1与Q模二加产生新的输入QQ01=1=0，则新状态为Q2QQ0=011。当移位二次时为Q2Q10=001；当移位三次为Q2Q0100；移位四次后为Q2Q10=0;移位五次后为QQ1Q0=101；移位六次后为Q2QQ0=11；移位七次后为1Q0=11；即又回到初始状态Q2QQ0=111。该状态转移情况可直观地用“状态转移图”表示。见图1。图1(b)上图是实验系统中3级伪随机序列码发生器电原理图。从图中可知，这是由三级触发器和异或门组成的三级反馈移存器。在测量点PN处的码型序列为111000周期性序列。若初始状态为全“零”则状态转移后亦为全“

7、零，需增加U8A三输入与非门“破全零状态。图12 具有两个反馈抽头的级伪随机序列码发生器 图13 状态转移图 44级伪随机码发生电路 下图是实验系统中4级伪随机序列码发生器电原理图。从图中可知，这是由4级D触发器和异或门组成的4级反馈移位寄存器.本电路是利用带有两个反馈抽头的级反馈移位寄存器,其示意图见图14，在测量点PN处的码序列为11111。图14 具有两个反馈抽头的4级伪随机序列码发生器 5.级伪随机码发生电路 下图是实验系统中级伪随机序列码发生器电原理图,从图中可知,这是由5级D触发器和异或门组成的5级反馈移位寄存器。本电路是利用带有两个反馈抽头（注意,反馈点是Q与Q2）的5级反馈移位

8、寄存器,其示意图见图1-5,在测量点P处的码序列为111110。图15 具有两个反馈抽头的5级伪随机序列码发生器.测试项目1用20MHz双踪示波器观察TP、P2、TP3三个测试点的波形,并作记录。用20MH双踪示波器（直流档)观察全零码、全一码、3级、4级、5级伪随机码的波形,并作记录。(需给伪码电路接上适合的时钟，可在TP1、P2、P3中选择）1。1.3 测试结果与分析 图1-6 TP1 图-7 TP2 图1-8 P3 图19全零码 图 全一码图11 3级伪码 图112 4级伪码图1-3 级伪码TP 是2HZ的方波脉冲信号，T2是KHZ的方波脉冲，TP3是2K的方波脉冲，由于每一级都经过了一

9、个计数器，故输出的波形随着频率的减小越来越稳定.由输出的级、级、5级伪码看出,输出信码的满足预先期望的码序列1。2 DB3编码实验1.1电路工作原理编码框图编码电路接收终端机来的单极性非归零信码,并把这种变换成为H3码送往传输信道。编码部分的原理框图如图356所示，各部分功能如下所述:(1) 单极性信码进入本电路,首先检测有无四连“0”码。没有四连“0时,信码不改变地通过本电路；有四连“”时，在第四个“0”码出现时，将一个“”码放入信号中，取代第四个“0码,补入“1”码称为V码.图35 编码部分的原理方框图 (2)取代节选择及补B码电路（取代节判决）电路计算两个V码之间的“1”码个数,若为奇数

10、，则用000取代节;若为偶数,则将00V中的第一个“0”改为“”,即此时用“B00V”取代节。 (3）破坏点形成电路将补放的“1”码变成破坏点.方法是在取代节内第二位处再插入一个“1”码，使单/双极性变换电路多翻转一次,后续的V码就会与前面相邻的“1”码极性相同,破坏了交替反转的规律，形成了“破坏点”。 （4)单/双极性变换电路 电路中的除2电路对加码、插入码、V码的码序计数,它的输出控制加入了取代节的信号码流，使其按交替翻转规律分成两路，再由变压器将此两路合成双极性信号。本级还形成符合CIT703要求的输出波形。 5。编码电原理图如图357所示。图35 HDB3编码电原理图图-7给出了典型的

11、D3编码电路：在同步时钟的作用下，输入的NR码流经过HDB3编码电路输出两路单极性码,这两路单极性码再送到“单双极性变换电路,产生出双极性归零的B3码。如图-8所示。图-8 单/双极性变换电路。2 测试项目“HD3编码实验”（HDB32)模块的2输入2KH时钟信号，J1依次输入“全一码、“全零码、“3级伪码”、“4级伪码”、“级伪码”及204K时钟的输出状态（各级伪码时钟确定在48KHz)。1“全一码”输入：用20MH双踪示波器检查P11的“全一码”和TP12的“全一码的HDB编码,编码应符合AI码的编码规则。2。“全零码”输入：用0Mz双踪示波器检查TP1的“全零码和TP12的“全零码”的H

12、DB3编码，编码应符合HD码的编码规则.“3级伪码”输入：用20MHz双踪示波器检查T1的“3级伪码”和P12的“3级伪码”的D3编码，编码应符合AI码的编码规则。4“4级伪码”输入：用20MHz双踪示波器检查P1的“4级伪码和TP12的“4级伪码”的HB编码，编码应符合AI码的编码规则。5“级伪码”输入：用0MHz双踪示波器检查TP11的“5级伪码”和TP12的“5级伪码”的HDB3编码，编码应符合B3码的编码规则。用“级伪码”或“3级伪码”的HDB3编码作对照参考，对T1P各测试点的波形进行观察、记录,并结合逻辑电路进行分析。12.3 测试结果及分析全一码的HDB编码 全零码的H编码 3级

13、伪码的H3编码 4级伪码HDB3编码5级伪码的HB3编码用“3级伪码或“3级伪码的DB3编码作对照参考： 1。3 HB3译码实验.31 电路工作原理1从HDB编码原理可知信码的V脉冲总是与前一个非零脉冲同极性。因此，在接收到的脉冲序列中可以很容易辨认破坏点V，于是断定V符号及前面三个符号必是连“0”符号，从而恢复四个连“0码,即可以得到原信息码。DB3译码的电原理框图如图6-1所示。图36-1 DB3码译码原理框图框图的各部分功能如下: (1）双/单极性变换电路传输线来的H3码加入本电路，输入端与外线路匹配,经变压器将双极性脉冲分成两路单极性的脉冲。（2）判决电路 本电路选用合适的判决电平以去

14、除信码经信道传输之后引入的干扰信号。信码经判决电路之后成为半占空(请思考为什么要形成半占空码?)的两路信号，相加后成为一路单极性归“”信码,送到定时恢复电路和信码再生电路。 （3)破坏点检测电路本电路输入H+和-两个脉冲序列。由HDB3编码规则已知在破坏点处会出现相同极性的脉冲，就是说这时和B不是依次而是连续出现的,所以可以由此测出破坏点。本电路在V脉冲出现的时刻有输出脉冲。 （4）去除取代节电路在V码出现的时刻将信码流中的V码及它前面的第三位码置为“0”，去掉取代节之后，再将信号整形即可恢复原来信码.破坏点检测与去除取代节电路一起完成信码再生功能。 （5）定时恢复电路由随机序列的功率谱可知，

15、此功率谱中包含连续谱和离散谱。若信号为双极性并且两极性波形等概率出现时P-P，（f）-G2（f),则在Ps（）的表达式中后两项为,没有离散谱存在,这对于位定时恢复是不利的。所以将信码先整流成为单极性码，再送入位定时恢复电路,用滤波法由信码提取位定时，这里给出的电路是用线性放大器做成选频放大器来选取定时频率分量.经整流恢复出的位定时信号用于信码再生电路,使两者同步. DB3译码电路电原理图如图6所示。 在图362的电原理图中,J1输入来自编码电路的双极性归零D码，经过以上五个功能的处理，在J输出还原后的全占空、单极性不归零的二进制信码，相关的逻辑电路分析和各测试点的波形记录由读者自行完成。图62

16、 3译码电路电原理图1。2 测试项目“HD译码实验(HDB33）模块的J输入级伪码的DB3编码，用20Hz双踪示波器同时检查DB1模块上的级伪码和B3模块的T12（HB3译码输出）。要求波形一致,若波形不能一致，可微调B，使波形一致。1.“全一码”输入：用20MHz双踪示波器检查编码板TP11的“全一码”、译码板的TP11“全一码HB3编码和TP12,译码应符合MI码的译码规则。2。“全零码”输入:用20MHz双踪示波器检查编码板T1的“全零码”、译码板TP11的“全零码”HD3编码和TP12，译码应符合DB3码的译码规则。3.“3级伪码”输入：用2Hz双踪示波器检查编码板TP1的“3级伪码”

17、、译码板11的“级伪码”HDB编码和TP2，译码应符合M码的译码规则。4.“4级伪码”输入:用0MHz双踪示波器检查编码板TP的“4级伪码、译码板P1的“4级伪码”HDB3编码和12，译码应符合AM码的译码规则。“5级伪码输入:用20Hz双踪示波器检查编码板TP1的“级伪码、译码板TP11的“级伪码编码和TP12，译码应符合H3码的译码规则.6用“3级伪码”或“3级伪码”的HDB3编码作对照参考，对TP1P1各测试点的波形进行观察、记录,并结合逻辑电路进行分析.1。3。 测试结果及分析(编码板即HDB3，其T11为信码输入；译码板即HD3，其1为已编译的HD3码，TP12为译码还原的码形）全一

18、码： 全零码:3级伪码： 5级伪码: 用“3级伪码”或“3级伪码”的DB3编码作对照参考 。数字锁相环提取同步信号实验1. 电路工作原理位同步锁相法的基本原理和载波同步的类似.在接收端利用鉴相器比较接收码元和本地产生的位同步信号的相位，若两者相位不一致(超前或滞后),鉴相器就产生误差信号去调整位同步信号的相位，直到获得准确的位同步信号为止。前面讨论的滤波法原理中，窄带滤波器可以是简单的单调谐回路或晶体滤波器,也可以是锁相环路。 我们把采用锁相环来提取位同步信号的方法称为锁相法。下面介绍在数字通信中常采用的数字锁相法提取位同步信号的原理。 (1)数字锁相 数字锁相的原理方框图如图37所示。图37

19、4 数字锁相原理方框图它由高稳定度振荡器(晶振)、分频器、相位比较器和控制器所组成。其中，控制器包括图中的扣除门、附加门和“或门”。高稳定度振荡器产生的信号经整形电路变成周期性脉冲,然后经控制器再送入分频器，输出位同步脉冲序列.位同步脉冲的相位调整过程如图3-5所示。若接收码元速率为（波特)，则要求位同步脉冲的重复速率也为F(赫）.这里，晶振的振荡频率设计在（赫）,由晶振输出经整形得到重复频率为nF(赫）的窄脉冲图3-（),经扣除门、或门并n次分频后,就可得重复速率为F（赫）的位同步信号图7-5(b)。如果接收 图375 位同步脉冲的相位调整得重复速率为（赫）的位同步信号图37-5（c)。如果

20、接收端晶振输出经次分频后,不能准确地和收到的码元同频同相，这时就要根据相位比较器输出的误差信号，通过控制器对分频器进行调整。调整的原理是当分频器输出的位同步脉冲超前于接收码元的相位时，相位比较器送出一超前脉冲，加到扣除门(常开）的禁止端，扣除一个a路脉冲图37-5（d),这样，分频器输出脉冲的相位就推后1/n周期（30/n),如图375（)所示；若分频器输出的位同步脉冲相位滞后于接收码元的相位，如何对分频器进行调整呢？晶振的输出整形后除路脉冲加于附加门.附加门在不调整时是封闭的，对分频器的工作不起作用。当位同步脉冲相位滞后时，相位比较器送出一滞后脉冲,加于附加门，使b路输出的一个脉冲通过“或门

21、”,插入在原a路脉冲之间375（)，使分频器的输入端添加了一个脉冲。于是，分频器的输出相位就提前1周期75(g）。经这样的反复调整相位,即实现了位同步。全数字锁相法提取同步信号适用于信码率较低的数字通信电路,一般信码率8Mb/s，本地时钟频率为65MH左右。原理中的分频系数M,也称相位调整步长,M越大，同步误差越小。因此，数字锁相法提取同步信号其工作频率不能做得很高.但这种方法适用于全数字化实现，具有稳定性好,容易集成，成本低等优点,并且由于采用全数字化实现，因此免调试，适用批量生产。1）输入实验电路如图36示.图37- 数字锁相提取同步时钟实验电原理图输入、输出脚位分配如图376所示，CPL

22、D/FGA选用U1,注意有两路全局时钟分别输入8P和2，分别为异步4096MHz,充当异地时钟。信码发送方的时钟。8Mz引出端为P，发送4级伪码引出端为51P，图形下载后可用示波器测试并与仿真波形进行比较。2)仿真波形如图7所示。图7 数字锁相提取同步时钟实验仿真波形注：H点可能看不到波形是由于与I点相距太远所致，所以有条件的话,用数字存储示波器观测。3）变换电路“DCO”模块电原理如图78所示.图8 变换电路“CFO” 模块电原理图4）“超前”脉冲成形电路“LDLAYGBT”模块电原理如图3-所示。图37- “超前”脉冲成形电路“LELYGT” 模块电原理图 ）“滞后”脉冲成形电路“LLA”

23、模块电原理如图37所示。图371 “滞后”脉冲成形电路“LEY模块电原理图1.4. 测试项目用示波器观察以下各点的波形：TBCL8K、RZ、Y、I、X、K、CLK、1。3 测试结果与分析 1.5锁相频率合成器实验1.51 电路工作原理锁相频率合成器原理及电路锁相频率合成器（简称锁相频合或LL频合)锁相频合方框图见图381。图381 常用的单环锁相频率合成器方框图图中，D为电荷泵鉴相；LF为环路滤波器；VC为压控振荡器（即调频振荡器）,其频率fv受控制电压uc控制而改变，一般有f=f0+K0 uc (8-1）0为固定振荡频率，0为压控灵敏度(单位HzV或raS ）;N为程序分频器，频比由C程序设

24、置可变;为参考分频器，将稳定的晶体振荡器频率f分频得到参考频率fr(一般为5K、6。2Kz、2.5H、25KHz等)。环路锁定时,PD两个信号相差为0或固定值，则频差为0，即rf=fvN fv=N r (382)由式382可见，PU程序改变N就改变了环路输出频率,且所有频率都具有与晶振频率相同的准确度与稳定度。由式38-2还可见，频道间隔f最小可以等于r,实际值由要求决定，无绳电话通信系统5KH，若锁相频合fr=5Hz,则N变化间隔N=。一般锁相频合集成电路包含了图38-1电路框图中除L及VO以外的全部电路，用于无绳电话的电路包含二个这样的电路,分别用于接收机及发射机，称为双LL频合,如MC1

25、45160、MC146、C412等.本实验系统用一片双L频合MC1462,构成发射本振PL频合.具体电路图38-8所示。图388中U为MC145162及PLL频合IC，其参考分频器分频比R及发射环路的程序分频器分频比由PU通过C4162的串口（串行时钟CL，1脚;串行数据DA，3脚;并行锁存B，4脚）送入.实际选取参考分频器分频比R=208,则10。24MHz/20485z。发射环VCO是由Q2、T2及D1等构成的变容二极管调谐改进型电容三点式振荡器。衰减后的音频调制信号um加在变容二极管的下端,环路控制电压uc 经R加在D1的上端,总控制电压uuc um = u +(-u），忽略括号中的负号

26、并不影响工作原理及性能的分析,故得到图38-2中VC输入端等效电路。VCO的输出信号分成二路，一路送入Q1等构成的功放，功率放大发射出去；另一路由MC145162的14脚送入发射环N程序分频器,分频后送发射环P与参考信号鉴相后由15脚输出误差电流,流经12、C及C17构成的环路滤波器得到控制电压uc,由R、C14附加低通滤波器进一步滤除鉴相纹波后经R7送变容二极管10的上端。而音频调制信号um加在1的下端.当环路设计成载波跟踪环时，c为直流,控制VCO中心频率使环路锁定；u对VCO调频，实现了锁相调频。图-2 发射锁相调频频合器方框图2 环路参数设计公式图8-是单端三态电流型电荷泵及外接的环路

27、滤波器电路。图中，二只场效应管工作开关状态；为恒流源;R2、C1为环路滤波器;2用于滤除鉴相纹波，应选取: 5nar (38）式中，为环路参考信号角频率；n为环路自然谐振频率；a为C所引入的附加低通滤波器的截止频率,与元件值的关系为:a=1/R2C2 （38-4)则C在滤除鉴相纹波的同时对环路特性影响较小，环路滤波器特性主要由R、C1决定，环路仍可按照理想二阶环设计，有关设计公式如下。(1） 环路自然谐振频率n=IK0/(2NC)1/ （385) (） 环路阻尼系数 R2C1n2 （6)要保证环路稳定余量足够大及瞬态响应快应选取=0.1。 （38)图8-3 单端三态电流型电荷泵及环路滤波器(）

28、 当锁相频合器作为调频发射机的主振时，其电路框图如图38所示，基带调制信号um由VC前一点注入环路，与环路控制电压 相加后去控制VCO的频率.当环路设计成载波跟踪环时,uc 为直流,um无畸变地到达VCO输入端,实现了理想调频。图38-2锁相调频频合器的相位模型如图3-4所示.则基带调制信号um至VCO调制频偏之间的传递函数为：图8-4 锁相调频频合器的相位模型框图则式中，He(S）误差传递函数，为误差频率特性。由式（38-8）可见，一点注入式锁相调频的调制频率特性/为环路的误差频率特性乘以常数.容易导出，理想二阶环误差频率特性的截止频率为：把常用代入式（9)得表38-3，可见近似有表381理

29、想二阶环误差频率特性截止频率0。5000.7071.00。9.1.55故得理想二阶环误差频率特性如图385所示。图中亦标出基带调制um的频谱Um（j),它占据的频带为L.若环路设计成载波跟踪状态即，如图3-5中所示，则可见在U（j）为非0值范围内，恒有，代入式(388)得,求付里叶反变换得实现了理想调频。图385 理想二阶环误差频率特性及载波跟踪条件工程上,为保证一点注入式锁相调频环实现理想调频，应选取：（） 采用是电荷泵P的锁相频合切换频道后环路捕捉时间TP的计算分二种情况，式中，为VCO信号在二个频道上的频差，为VO反馈至PD信号的频差，为环路分频比；为在PD处观察的环路快捕带。则： ，则

30、以上两式中，f为频率捕捉时间;T为相位捕捉时间,即快捕时间.（5）二阶环本来是无条件稳定的，但因环路中采用了三态电荷泵鉴相器,故严格来讲环路是离散时间系统，由离散的误差电流脉冲得到模拟控制电压存在最大可接近的延时。而时域延时对应频域相位滞后,从而减小环路相位余量，可能引起环路不稳定.为保证环路稳定,必须选择环路带宽足够小,满足稳定极限条件。2环路参数设计方法进行环路参数设计前IP、0、N及fr等已确定，再按以下步骤进行设计。(1)按式（3）选定;(2) 由式（3811)(3814)折衷选取；（）由（383)式选取；（4） 将值代入式(38-5）、(）,将式(8-4),求出环路滤波器元件值。3

31、环路参数设计举例已知综测仪样机的BS测量发射机锁相频合的VC压控特性实测结果如表382所示：表38-2 BS测量发射机VC压控特性CH10fTX（MHz）.04.475uct（V)。03。0电荷泵PD充放电电流IP2。A；各频道分频比参见MC4162芯片资料；环路参考信号频率r5KHz,试设计环路参数.解：（1）按式（38)选择1；已知话音信号最低频率f=30z,按式(81)选择；由及按式(8）选择。（)由已知条件求VO压控灵敏度平均值为(）环路分频比平均值为(4） 将IP、K、N及代入式(3815)得 将 及C1公共秩序式（38-16)得：将 及R2公共秩序式（317)得（） 为进一步滤除鉴

32、相纹波，在环路滤波器后串联第二个附加低通、，如图8-所示。其截止频率亦应满足式（38)。实际选取：得:实取(6）将环路简化为二阶环忽略了一些次要因素，但实际上它们对环路性能有影响.D输出离散的误差电流至形成模拟控制电压的延时，对应频域里的相位滞后;C2形成的附加低通滤波器及3C3第二附加低通滤波器也引入相位滞后，都会减小环路相位余量，使实际阻尼系数减小。设计完成后实际调整增大2使环路相位阶跃响应超调量减至最小,=1，最后确定2=2。4Hz。经设计及实际调整最后确定的环路滤波器元件值如图38所示。图38-6 实例发射机锁相频合环路滤波器由以上介绍可见，锁相环路性能参数,n的设计,就是对环路滤波器

33、几只电阻、电容的设计，由此可见环路滤波器对环路性能的重大影响1.52 测试项目(一）用通用数字频率计测量综测仪发射机锁相频合工作频率(1） 按图3连接系统。按步进（UP)键选择某一频道。数字频率计测量出被测发射机在该频道的输出射频频率，同时用示波器观察TP01测试点，观察其波形。图387 发射机频率测量方框图(2) 重复（1），测出被测发射机在20个频道上的发射信号频率，并观察其波形变化.(二）用万用表测量锁相频合环路控制电压测量P02，测出被测发射机在个频道上的环路控制电压，并记录电压值.5.3测试结果与分析2 HD33电路仿真（Mutis）2.1电路原理从DB3编码原理可知信码的V脉冲总是

34、与前一个非零脉冲同极性.因此，在接收到的脉冲序列中可以很容易辨认破坏点,于是断定V符号及前面三个符号必是连“0”符号，从而恢复四个连“0码，即可以得到原信息码。HDB3译码的原理框图如图21所示。图21H3译码原理框图框图的各部分功能如下:(1）双单极性变换电路传输线来的HD3码加入本电路,输入端与外线路匹配，经变压器将双极性脉冲分成两路单极性的脉冲.（2）判决电路本电路选用合适的判决电平以去除信码经信道传输之后引入的干扰信号.信码经判决电路之后成为半占空的两路信号,相加后成为一路单极性归“0信码，送到定时恢复电路和信码再生电路。（3）破坏点检测电路本电路输入H+和H两个脉冲序列。由HDB3编

35、码规则已知在破坏点处会出现相同极性的脉冲,就是说这时B和B不是依次而是连续出现的，所以可以由此测出破坏点。本电路在V脉冲出现的时刻有输出脉冲。(4）去除取代节电路在V码出现的时刻将信码流中的码及它前面的第三位码置为“”,去掉取代节之后,再将信号整形即可恢复原来信码.破坏点检测与去除取代节电路一起完成信码再生功能.（5)定时恢复电路由随机序列的功率谱可知，此功率谱中包含连续谱和离散谱。若信号为双极性并且两极性波形等概率出现时P=1-P，G1()=2(）,则在Ps(w）的表达式中后两项为，没有离散谱存在，这对于位定时恢复是不利的.所以将信码先整流成为单极性码，再送入位定时恢复电路，用滤波法由信码提

36、取位定时，这里给出的电路是用线性放大器做成选频放大器来选取定时频率分量。经整流恢复出的位定时信号用于信码再生电路，使两者同步.2仿真电路HB3的整体电路图如图22所示:图-2 H3译码仿真电路图其中:局部的电路图如下所示:（）双/单极性变换电路图如图所示：图23双/单极性变换电路图（2)判决电路如图24所示：图- 判决电路（3）破坏点检测电路如图5所示:图2 破坏点检测电路（）去除取代节电路如图2所示：图2-（5）定时恢复电路如图2-7所示：图2-2.3仿真结果及分析(1）双单极性变换电路的仿真波形如图-所示。在仿真结果中可以看到，从传输线来的HD码加入电路经过变压器以及由二极管构成的整流电路

37、，将双极性脉冲分成两路单极性脉冲。由于没有HDB3的编码,所以用双极性的正弦波进行验证该部分电路的原理。图2（2)判决电路的仿真波形如图2-9所示。虽然做不了完全的仿真，但是从仿真结果中可以看到带有干扰信号的波形经过该电路后，波形有所改善，也就是说干扰信号被消除了。图2-9(3)定时恢复电路如图20所示。此部分电路由晶体管电容延时，再由几个反相器整形后作为后续电路的时钟。图2103 AMDE的PC绘制3.1设计原理 （一）二极管峰值包络检波 从实验三可知,调幅信号的解调就是从调幅信号中恢复出低频信号的过程，又称为检波,它是调幅的逆过程.从频谱上看,调幅是利用模拟相乘器或其它非线性器件，将调制信

38、号频谱线性搬移到频谱附近，并通过带通滤波器提取所需要的信号.检波作为调幅的逆过程,必然是再次利用相乘器或非线性器件，将调制信号频谱从载波频率附近搬回到原来位置，并通过低通滤波器提取所需要的信号。幅度解调的原理电路模型可以用图51表示.图1 幅度解调的电路模型 图 3-2 幅度解调中的频谱搬移 图152所示为频谱搬移过程，其中(a)图为输入调幅信号的频谱(设为M信号），（）图为解调输出信号的频谱。由图可见,输出信号频谱相对输入信号频谱在频率轴上搬移了一个载频频量(频谱线性搬移）.另外,应注意用于解调的相干载波信号必须与所收到的调幅波载波严格同步,即保持同频同相，否则会影响检波性能。因此这种检波方

39、式称为同步检波（相干解调)。虽然图51所示的电路在原理上适用于A、DS、SB信号的解调，但对A信号而言,因为其载波分量未被抑制，不必另外加相干载波信号,而可以直接利用非线性器件的频率变换作用解调(例如二极管检波）,这种解调称为包络检波，也可称为非同步检波或非相干解调。对于DSB、SB信号,其波形包络不直接反映调制信号的变化规律，所以不能采用包络检波器解调,只能采用同步检波。二极管峰值包络检波电路主要的形式为二极管串联型,如图3所示.串联型是指二极管与信号源、负载三者串联,图中L为检波负载，同时也起低通滤波作用.一般要求输入信号的幅度为.5以上，所以二极管处于大信号（开关）工作状态,故又称为大信

40、号检波器。图 3 大信号检波电路当检波器输入高频信号时,载波正半周二极管导通，并对负载电容充电,充电时间常数为(为二极管导通内阻),C上电压即近似按指数规律上升。这个电压建立后通过信号源电路，又反向加到二极管两端，这时二极管上的电压为，当由最大位下降到时,二极管截止,电容C将通过R放电，由于放电时间常数RLC远大于高频电压的周期，故放电很慢.电容C上电荷尚未放完时，下一个正半周的电压又超过，使二极管再次导通，C再次被充电.如此反复，直到在一个高频周期内电容充电电荷等于放电电荷，即达到动态平衡时，便在平均值上下按载波角频率作锯齿状等幅波动,只要,并且电容C放电速度能跟得上包络变化速度,那么检波器

41、输出电压就能跟随调幅波的包络线变化,如图54所示。图3-4 调幅波的检波波形(二）大信号检波电路的失真检波电路除了具有与放大器相同的线性与非线性失真外,还可能存在两种特有的非线性失真。 1惰性失真(对角切割失真） 这种失真是由于检波负载RLC取值过大而造成的。通常为了提高检波效率和滤波效果，希望选取较大的RLC值,但RLC取值过大时，二极管截止期间电容C通过RL放电速度过慢,当它跟不上输入调幅波包络线下降速度时，检波输出电压就不能跟随包络线变化，于是产生如图15-所示的惰性失真。图5 惰性失真由图可见,在t1t时间内,因，二极管总是处于截止状态。为了避免产生这种失真，必须保证在每一个高频周期内

42、二极管导通一次,也就是使电容C的放电速度大于或等于调幅波包络线的下降速度。进一步分析表明,避免产生惰性失真的条件为RLC (11）应当注意的是在多频调制的情况下，上式中应取调制信号的最高频率分量值ma。2.负峰切割失真实际上，检波电路总要和低频放大电路相连接。作为检波电路的负载,除了电阻L外，还有下一级输入电阻i2通过耦合电容Cc与电阻RL并联，如图15所示.当检波器输入单频调制的调幅波时，如图17所示，检波器输出的低频电压全部加到ri2两端，而直流电压全部加到C两端,其大小近似等于输入信号的载波电压振幅Ucm.由于Cc容量较大，在音频的一个周期内认为其两端的直流电压近似不变，可看成一直流电源

43、。在RL上的压降为 图6 检波电路与低放连接图7 负峰切割失真此电压对二极管而言是反偏置，因而在输入调幅波正半周的包络小于URL的那一段时间内，二极管被截止，使检波电路输出电压不随包络线的规律而变化，电压被维持在URL电平上，输出电压波形被箝位，这种失真称为负峰切割失真，如图7所示。为避免负峰切割失真，应满足 （15）即 （153)上式中是检波器的低频交流负载,RL为直流负载。上式表明,为防止产生负峰切割失真，检波器的交、直流负载之比应大于调幅波的调制指数m.当低放输入阻抗较低,对调制指数较大的信号难以满足（15-)时,解决办法有两个：一是将RL分成RL1和RL2,ri2通过Cc并接在R2两端

44、，如图15所示.这样，因L=L1+RL2一定，RL1越大，交、直流负载电阻相差越小，越不容易产生负峰切割失真,但是音频输出电压也随RL1增大而减小。通常取RL1/RL2=0。10。2,图158中C2是为进一步提高滤波能力而加的,常选C2=1。二是在检波器与低放之间采用直接耦合方式。图38 检波器改进电路之一图39 晶体二极管检波电路电原理图.2原理图的绘制根据电路图，新建一个原理图工程并保存,然后搜索出要用的元件,并布置好，最好进行连线，然后对元器件进行编号以及封装，完成好的原理图的绘制如图3-所示。图3 ADM总原理图 图3-11 左半部分原理图 图312 右半部分原理图。3 P的绘制CB的

45、制做过程是先把原理图导入的C制作框中,然后进行手动排列好元件，最后进行自动布线,完成后的PCB如图-2所示。在CB 设计中，布线是完成产品设计的重要步骤，可以说前面的准备工作都是为它而做的,在整个PC 中，以布线的设计过程限定最高，技巧最细、工作量最大。P布线有单面布线、双面布线及多层布线.布线的方式也有两种:自动布线及交互式布线,在自动布线之前,可以用交互式预先对要求比较严格的线进行布线，输入端与输出端的边线应避免相邻平行，以免产生反射干扰。必要时应加地线隔离，两相邻层的布线要互相垂直，平行容易产生寄生耦合。自动布线的布通率，依赖于良好的布局,布线规则可以预先设定， 包括走线的弯曲次数、导通

46、孔的数目、步进的数目等。一般先进行探索式布经线,快速地把短线连通， 然后进行迷宫式布线，先把要布的连线进行全局的布线路径优化，它可以根据需要断开已布的线。并试着重新再布线,以改进总体效果. 图3-1 ERC电气规则检查结果 图4导入网络表 图6 导入网络表时报错图7 导入后的图片图318生成的C板图4FSK数字频率解调实验。1实验原理FSK集成电路模拟锁相环解调器由于性能优越、价格低廉，体积小。所以得到了越来广泛的应用。FSK集成电路模拟锁相环解调器的工作原理简单是十分简单的，只要在设计锁相环时，使它锁定在FK的一个载频f1上,对应输出高电平,而对另一载频f失锁，对应输出低电平，那末在锁相环路

47、滤波器输出端就可以得到解调的基带信号序列.解调器框图如图40-1所示.解调器电原理图如图40-2所示。图41 FK解调电路原理框图图4-2 FSK解调电路电原理图FS锁相环解调器中的集成锁相环选用了C046。MC406集成电路内有两个数字式鉴相器（D、PD)、一个压控振荡器(O)，还有输入放大电路等，环路低通滤波器接在集成电路的外部.压控振荡器的中心频率设计在32KHz。图402中R4R7、2主要用来确定压控振荡器的振荡频率。R8、3构成外接低通滤波器,其参数选择要满足环路性能指标的要求。从要求环路能快速捕捉、迅速锁定来看，低通滤波器的通频带要宽一些；从提高环路的跟踪特性来看,低通滤波器的通带

48、又要窄些。因此电路设计应在满足捕捉时间前提下,尽量减小环路低通滤波器的带宽。由图402可知，当锁相环锁定时,环路对输入FK信号中的2KHz载波处于跟踪状态，3KHz载波（正弦波)经输入整形电路后变成矩形载波。此时鉴相器PD输出端（引脚13）为低电平，锁定指示输出（引脚1）为高电平,鉴相器PD输出（引脚2）为低电平，D输出和锁定指示输出经或非门U:A(74LS32）和U3：A（LS04)后输出为低电平，再经积分电路和非门U3：B(4LS04）输出为高电平。再经过3:C(74LS04)、U3:（7LS04)整形电路反相后后从输出信号插座J3输出。环路锁定时的各点工作波形如图403所示。图43 FS

49、K解调原理波形图当输入信号为16KHz时,环路失锁.此时环路对16H载频的跟踪破坏，鉴相器输入端的两个比较信号存在频差，经鉴相器PDI后输出一串无规则矩形脉冲，而锁定指示（第1引脚)输出为低电平,PDI输出和锁定指示输出经或非门U2A与3A后，输出仍为无规则矩形脉冲，这些矩形脉冲积分器和非门3B后输出为低电平.可见,环路对2Kz载频锁定时输出高电平，对16KHz载频失锁时就输出低电平。只要适当选择环路参数，使它对2KHz锁定，对16K失锁,则在解调器输出端的就得到解调输出的基带信号序列. 测量点说明： TP：FK解调信号输入。 2：FS解调电路工作时钟，正常工作时应为32KH左右，频偏不大于2

50、KHz，若有偏差，可调节电位器或7和的电容值. TP3:FK解调信号输出,即数字基带信码信号输出.4。2原理图的绘制rotus软件是acentr Eletonis公司的一款电路设计与仿真软件，它包括ISIS、RES等软件模块，RS模块主要用来完成PCB的设计，而SIS模块用来完成电路原理图的布图与仿真。Prteus的软件仿真基于VM技术，它与其他软件最大的不同也是最大的优势就在于它能仿真大量的单片机芯片，比如MCS51系列、PIC系列等等，以及单片机外围电路，比如键盘、LD、LCD等等。通过rte软件的使用我们能够轻易地获得一个功能齐全、实用方便的单片机实验室。本文中由于我们主要使用Prote

51、us软件在单片机方面的仿真功能，所以我们重点研究ISS模块的用法，在下面的内容中,如不特别说明，我们所说的Proeus软件特指其SIS模块。 在进行下面的操作前，我先说明一点：我的Proteus版本是7.1,如果你使用的是.9以前的版本，可能你发现在鼠标操作上会略有不同。这主要表现在6.9以前的版本鼠标左右键的作用与一般软件刚好相反，而以后已经完全改过。下面我们首先来熟悉一下Proteus的界面。Prtus是一个标准的ndows窗口程序，和大多数程序一样，没有太大区别,其启动界面如下图所示:如图中所示，区域为菜单及工具栏，区域为预览区，区域为元器件浏览区，区域为编辑窗口,区域为对象拾取区，区域

52、为元器件调整工具栏，区域为运行工具条.下面我们就以建立一个和我们在K简介中所讲的工程项目相配套的rotes工程为例来详细讲述Preu的操作方法以及注意事项。首先点击启动界面区域中的“P”按钮（ick Devies，拾取元器件)来打开“Pick Devies”（拾取元器件）对话框从元件库中拾取所需的元器件.对话框如下图所示:在对话框中的“Kywords”里面输入我们要检索的元器件的关键词,比如我们要选择项目中使用的AT8C1，就可以直接输入。输入以后我们能够在中间的“Reul”结果栏里面看到我们搜索的元器件的结果。在对话框的右侧，我们还能够看到我们选择的元器件的仿真模型、引脚以及PC参数.这里有

53、一点需要注意，可能有时候我们选择的元器件并没有仿真模型，对话框将在仿真模型和引脚一栏中显示“N Siulato Model”（无仿真模型）。那么我们就不能够用该元器件进行仿真了,或者我们只能做它的PB板，或者我们选择其他的与其功能类似而且具有仿真模型的元器件。搜索到所需的元器件以后，我们可以双击元器件名来将相应的元器件加入到我们的文档中，那么接着我们还可以用相同的方法来搜索并加入其他的元器件。当我们已经将所需的元器件全部加入到文档中时，我们可以点击“按钮来完成元器件的添加。添加好元器件以后,下面我们所需要做的就是将元器件按照我们的需要连接成电路。首先在元器件浏览区中点击我们需要添加到文档中的元

54、器件,这时我们就可以在浏览区看到我们所选择的元器件的形状与方向，如果其方向不符合你的要求，你可以通过点击元器件调整工具栏中的工具来任意进行调整,调整完成之后在文档中单击并选定好需要放置的位置即可。接着按相同的操作即可完成所有元器件的布置，接下来是连线。事实上Protes的自动布线功能是如此的完美以至于我们在做布线时从来都不会觉得这是一项任务,而通常像是在享受布线的乐趣。布线时我们只需要单击选择起点,然后在需要转弯的地方单击一下,按照你所需走线的方向移动鼠标到线的终点单击即可。本例我们布线的结果如下图所示。 图44 绘制的原理图1图44 绘制的原理图24。3 仿真调试装载好程序，我们就可以进行仿

55、真了。首先来熟悉一下上面第一个图中区域的运行工具条。因为比较简单,我们只作一下介绍。工具条从左到右依次是“Pa”、“Stp、“Pase”、“Stop按钮，即运行、步进、暂停、停止.下面我们点击“Pla按钮来仿真运行，效果如下图所示,可以看到系统按照我们的程序在运行着,而且我们还能看到其高低电平的实时变化。如果我们已经观察到了结果就可以点击“op”来停止运行。 图-5 示波器波形图6 逻辑分析仪 图4-7 示波器波形2心得与体会这次专业综合设计课程设计我学到了很多东西,首先我对MDEM和FS有了更清楚的了解。调幅是使高频载波信号的振幅随调制信号的瞬时变化而变化。也就是说，通过用调制信号来改变高频

56、信号的幅度大小,使得调制信号的信息包含入高频信号之中，通过天线把高频信号发射出去，然后就把调制信号也传播出去了.这时候在接收端可以把调制信号解调出来，也就是把高频信号的幅度解读出来就可以得到调制信号了。从调幅波包络中提取调制信号的过程:先对调幅波进行整流，得到波包络变化的脉动电流,再以低通滤波器滤除去高频分量,便得到调制信号。包络检波电路有很多种,无源的有二极管检波,有源的有三极管、运放等；还有单向检波、桥式检波、同步检波等等。最简单的，也是用得最多的就是二极管和三极管。FSK（Fequency-shit keyi）是信息传输中使用得较早的一种调制方式,它的主要优点是: 实现起来较容易，抗噪声与抗衰减的性能较好。在中低速数据传输中得到了广泛的应用。 最常见的是用两个频率承载二进制1和0的