网络工程师考试冲刺(习题与解答)

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1、网络工程师考试冲刺（习题与解答）第1章计算机硬件基础从历年的考试试题来看，本章的考点在综合知识考试中的平均分数为4分，约为总分的5.33%.考试试题主要分数集中在计算机组成、数据运算、存储体系这3个知识点上。1.1考点提炼根据考试大纲，结合历年考试真题，希赛教育的软考专家认为，考生必须要掌握以下几个方面的内容：1、计算机组成在计算机组成方面，涉及的考点有计算机基本组成（重点）、流水线与并行处理（重点）、RISC和CISC指令体系、多处理机、总线和接口。【考点1】计算机基本组成在一台计算机中，主要有6种部件，分别是控制器、运算器、内存储器、外存储器、输入和输出设备。它们之间的合作关系如图1-1所

2、示。图1-1 计算机各功能部件之间的合作关系其中控制器和运算器共同构成中央处理器（CPU）。CPU主要通过总线和其他设备进行联系。另外在嵌入式系统设计中，外部设备也常常直接连接到CPU的外部I/O脚的中断脚上。（1）运算器运算器的主要功能是在控制器的控制下完成各种算术运算、逻辑运算和其他操作。运算器主要包括算术逻辑单元（AU）、加法器/累加器、数据缓冲寄存器、程序状态寄存器四个子部件构成。算术逻辑单元（AU）主要完成对二进制数据的定点算术运算（加减乘除）、逻辑运算（与或非异或）以及移位操作。累加寄存器（AC）通常简称为累加器，是一个通用寄存器。其功能是当运算器中的算术逻辑单元（AU）执行算术或

3、逻辑运算是为AU提供一个工作区，用于传输和暂存用户数据。数据缓冲寄存器用来暂时存放由内存储器读出的一条指令或一个数据字。反之，当向内存存入一条指令或一个数据字时，也暂时将它们存放在数据缓冲寄存器中。缓冲寄存器的作用：作为CPU 补偿CPU和内存、外围设备之间在操作速度上的差别；在单累加器结构的运算器 程序状态寄存器用来存放两类信息。一是体现当前指令执行结果的各种状态信息，如有无进位（CF）位、有无溢出（OF位）、结果正负（SF位）、结果是否为零（ZF）位和就标志位（PF位）等。二是控制信息，如允许中断（IF位）和跟踪标志（TF位）等。（2）控制器控制器是有程序计数器（PC）、指令寄存器、指令译

4、码器、时序产生器和操作控制器组成，完成整个计算机系统的操作。程序计数器（PC）是专用寄存器，具有存储和计数两种功能，又称为指令计数器。在程序开始执行前将程序的起始地址送入PC，在程序加载到内存时依此地址为基础，因此PC的初始内容为程序第一条指令的地址。执行指令时CPU将自动修改PC的内容，以便使其保持的总是将要执行的下一条指令的地址。由于大多数指令都是按顺序执行，因此修改的过程通常只是简单的将PC加1。当遇到转移指令时后继指令的地址与前指令的地址加上一个向前或向后转移的位偏移量得到，或则根据转移指令给出的直接转移的地址得到。指令寄存器存储当前正在被CPU执行的指令。指令译码器将指令中的操作码解

5、码，告诉CPU该做什么。可以说指令寄存器的输出是指令译码器的输入。时序产生器用以产生各种时序信号，以保证计算机能够准确、迅速、有条不紊地工作。（3）内存储器又称内存或主存：存储现场操作的信息与中间结果，包括机器指令和数据。（4）外存储器又称外存或辅助存储器（Secondary Storage或Permanent Storage），存储需要长期保存的各种信息。（5）输入设备（Input Devices）输入设备用以接收外界向计算机输入的信息。（6）输出设备（Output devices）输出设备用以将计算机中的信息向外界输送。【考点2】流水线与并行处理流水线技术是通过并行硬件来提高系统性能的常用

6、方法，它其实是一种任务分解的技术，把一件任务分解为若干顺序执行的子任务，不同的子任务由不同的执行机构来负责执行，而这些执行机构可以同时并行工作。在流水线这个知识点，主要考查流水线的概念、性能，以及有关参数的计算。（1）流水线执行计算假定有某种类型的任务，共可分成n个子任务，每个子任务需要时间t，则完成该任务所需的时间即为n*t。若以传统的方式，则完成k个任务所需的时间是knt；而使用流水线技术执行，则花费的时间是（n+k-1）*t。也就是说，除了第一个任务需要完整的时间外，其他都通过并行，节省下了大量的时间，只需一个子任务的单位时间就够了。另外要注意的是，如果每个子任务所需的时间不同，则其速度

7、取决于其执行顺序中最慢的那个（也就是流水线周期值等于最慢的那个指令周期），要根据实际情况进行调整。例如：若指令流水线把一条指令分为取指、分析和执行三部分，且三部分的时间分别是取指2ns，分析2ns，执行1ns。那么，最长的是2ns,因此100条指令全部执行完毕需要的时间就是：（2+2+1）+（100-1）*2 = 203ns.另外，还应该掌握几个关键的术语：流水线的吞吐率、加速比。流水线的吞吐率（Though Put Rate,TP）是指在单位时间内流水线所完成的任务数量或输出的结果数量。完成同样一批任务，不使用流水线所用的时间与使用流水线所用的时间之比称为流水线的加速比（Speed-Up R

8、atio）。例如，在上述例子中，203ns的时间内完成了100条指令，则从指令的角度来看，该流水线的吞吐率为：（100*109）/203=4.93*108/s（1s=109ns），加速比为500/203=2.46（如果不采用流水线，则执行100条指令需要500ns）。（2）影响流水线的主要因素流水线的关键在于重叠执行，因此如果这个条件不能够满足，流水线就会被破坏。这种破坏主要来自3种情况。转移指令因为前面的转移指令还没有完成，流水线无法确定下一条指令的地址，因此也就无法向流水线中添加这条指令。从这里的分析可以看出，无条件跳转指令是不会影响流水线的。共享资源访问的冲突也就是后一条指令需要使用的数

9、据，与前一条指令发生的冲突，或者相邻的指令使用了相同的寄存器，这也会使流水线失败。为了避免冲突，就需要把相互有关的指令进行阻塞，这样就会引起流水线效率的下降。一般地，指令流水线级数越多，越容易导致数据相关，阻塞流水线。当然，也可以在编译系统上进行设置，当发现相邻的语句存在资源共享冲突的时候，在两者之间插入其他语句，将两条指令进入流水线的时间拉开，以避免错误。响应中断当有中断请求时，流水线也会停止。流水线响应中断有两种方式，一种是立即停止现有的流水线，称为精确断点法，这种方法能够立即响应中断，缩短了中断响应时间，但是增加了中央处理器的硬件复杂度。还有一种是在中断时，在流水线内的指令继续执行，停止

10、流水线的入口，当所有流水线内的指令全部执行后，再执行中断处理程序。这种方式中断响应时间较长，这种方式称为不精确断点法，优点是实现控制简单。2、数据运算在数据运算方面，涉及的考点有数据各种码制的表示（重点）和逻辑运算。【考点3】数据码制的表示本节主要掌握原码、反码、补码和移码的概念，以及各自的用途和优点（1）原码将最高位用作符号位（0表示正数，1表示负数），其余各位代表数值本身的绝对值的表示形式。这种方式是最容易理解的。例如，假设用8位表示1个数，则+11 的原码用二进制表示是00001011，-11的原码用二进制表示是10001011。直接使用原码在计算时会有麻烦。例如，在十进制中1+（-1）

11、=0。如果直接使用二进制原码来执行1+（-1）的操作，则表达式为：00000001+10000001=10000010。这样计算的结果是-2，也就是说，使用原码直接参与计算可能会出现错误的结果。所以，原码的符号位不能直接参与计算，必须和其他位分开，这样会增加硬件的开销和复杂性。（2）反码正数的反码与原码相同。负数的反码符号位为1,其余各位为该数绝对值的原码按位取反。例如，-11的反码为11110100。同样，对于1+（-1）加法，使用反码的结果是：00000001+11111110=11111111。这样的结果是负0，而在人们普遍的观念中，0是不分正负的。反码的符号位可以直接参与计算，而且减法

12、也可以转换为加法计算。（3）补码正数的补码与原码相同。负数的补码是该数的反码加1,这个加1就是补。例如，-11的补码为11110100+1=11110101。对于1+（-1）的加法，是这样的：00000001+11111111=00000000。这说明，直接使用补码进行计算的结果是正确的。对一个补码表示的数，要计算其原码，只要对它再次求补即可。由于补码能使符号位与有效值部分一起参加运算，从而简化了运算规则，同时它也使减法运算转换为加法运算，进一步简化计算机中运算器的电路，这使得在大部分计算机系统中，数据都使用补码表示。（4）移码移码又称为增码，移码的符号表示和补码相反，1表示正数，0表示负数。

13、也就是说，移码是在补码的基础上把首位取反得到的，这样使得移码非常适合于阶码的运算，所以移码常用于表示阶码。通过四种码制的学习，我们已经学会了它们相互之间的转换。当要面临着取值范围时，请参照表1-2所示。表1-1各种码制取值范围3、存储体系和寻址方式在存储体系和寻址方式方面，涉及的考点有主存储器（重点）、高速缓存（重点）、寻址方式面。【考点4】主存储器（1）主存储器的种类。RAM：随机存储器，可读写，断电后数据无法保存，只能暂存数据。SRAM：静态随机存储器，在不断电时信息能够一直保持。DRAM：动态随机存储器，需要定时刷新以维持信息不丢失。ROM：只读存储器，出厂前用掩膜技术写入，常用于存放B

14、IOS和微程序控制。PROM：可编程ROM，只能够一次写入，需用特殊电子设备进行写入。EPROM：可擦除的PROM，用紫外线照射1520分钟可擦去所有信息，可写入多次。E2PROM：电可擦除EPROM，可以写入，但速度慢。闪速存储器：现在U盘使用的种类，可以快速写入。记忆时，抓住几个关键英文字母。A，即Access，说明读写都行；O，即Ony，说明只读；P，即Programmabe，说明可通过特殊电子设备写入；E，即Erasabe，说明可擦写；E平方说明是两个E，第二个E是指电子。（2）主存储器的组成。实际的存储器总是由一片或多片存储器配以控制电路构成的。其容量为W*B，W是存储单元（word

15、，即字）的数量，B表示每个word由多少bit（位）组成。如果某一芯片规格为w*b，则组成W*B的存储器需要用（W/w）*（B/b）个芯片，如图1-2所示。图1-2 主存储器的组成示意图（3）主存储器的地址编码。主存储器（内存）采用的是随机存取方式，需对每个数据块进行编码，而在主存储器中，数据块是以word为单位来标识的，即每个字一个地址，通常采用的是16进制表示。例如，按字节编址，地址从A4000HCBFFFH，则表示有（CBFFF-A4000+1）个字节，即28000H个字节，也就是163840个字节，等于160KB。要注意的是，编址的基础可以是字节，也可以是字（字是由1个或多个字节组成的

16、），要算地址位数，首先应计算要编址的字或字节数，然后求2的对数即可得到。例如，上述内存的容量为160KB,则需要18位地址来表示（217=131072，218 =262144）。在内存这个知识点的另外一个问题，就是求存储芯片的组成问题。实际的存储器总是由一片或多片存储器配以控制电路构成的。设其容量为W*B，W是存储单元的数量，B表示每个单元由多少位组成。如果某一芯片规格为w*b，则组成W*B的存储器需要用（W/w）*（B/b）块芯片。例如，上述例子中的存储器容量为160KB，若用存储容量为32K8bit的存储芯片构成，因为1B=8b（一个字节由8位组成），则至少需要（160K/32K）*（1B

17、/8b）=5块。【考点5】高速缓存Cache的功能是提高CPU数据输入/输出的速率，突破所谓的冯诺依曼瓶颈，即CPU与存储系统间数据传送带宽限制。高速存储器能以极高的速率进行数据的访问，但因其价格高昂，如果计算机的内存完全由这种高速存储器组成，则会大大增加计算机的成本。通常在CPU和内存之间设置小容量的高速存储器 Cache。Cache容量小但速度快，内存速度较低但容量大，通过优化调度算法，系统的性能会大大改善，其存储系统容量与内存相当而访问速度近似 Cache。（1）Cache原理、命中率、失效率使用Cache改善系统性能的主要依据是程序的局部性原理。通俗地说，就是一段时间内，执行的语句常集

18、中于某个局部。而Cache正是通过将访问集中的内容放在速度更快的Cache上来提高性能的。引入Cache后，CPU在需要数据时，先找Cache，没找到再到内存中找。如果Cache的访问命中率为h（通常1-h就是Cache的失效率），而Cache的访问周期时间是t1，主存储器的访问周期时间是t2，则整个系统的平均访存时间就应该是：从公式可以看出，系统的平均访存时间与命中率有很密切的关系。灵活地应用这个公式，可以计算出所有情况下的平均访存时间。例如：假设某流水线计算机主存的读/写时间为100ns,有一个指令和数据合一的Cache，已知该Cache的读/写时间为10ns，取指令的命中率为98%，取数

19、据的命中率为95%。在执行某类程序时，约有1/5指令需要存/取一个操作数。假设指令流水线在任何时候都不阻塞，则设置Cache后，每条指令的平均访存时间约为多少？其实这是应用公式的一道简单数学题：（2）Cache存储器的映射机制分配给Cache的地址存放在一个相联存储器（CAM）中。CPU发生访存请求时，会先让会先让CAM判断所要访问的字的地址是否在Cache中，如果命中就直接使用。这个判断的过程就是Cache地址映射，这个速度应该尽可能快。常见的映射方法有直接映射、全相联映射和组相联映射三种，其原理如图1-3所示。图1-3 常见的Cache映射方法原理直接映射：是一种多对一的映射关系，但一个主

20、存块只能够拷贝到Cache的一个特定位置上去。Cache的行号i和主存的块号j有函数关系：i=j%m（其中m为Cache总行数）。全相联映射：将主存中一个块的地址与块的内容一起存于Cache的行中，任一主存块能映射到Cache中任意行（主存块的容量等于Cache行容量）。速度更快，但控制复杂。组相联映射：是前两种方式的折中方案。它将Cache中的块再分成组，然后通过直接映射方式决定组号，再通过全相联映射的方式决定Cache中的块号。注意：在Cache映射中，主存和Cache存储器均分成容量相同的块。例如，容量为64块的Cache采用组相联方式映射，字块大小为128个字，每4块为一组。若主存容量

21、为4096块，且以字编址，那么主存地址应该为多少位？主存区号为多少位？这样的题目，首先根据主存块与Cache块的容量需一致，得出内存块也是128个字，因此共有128*4096个字，即219（27*212）个字，因此需19位主存地址；而内存需要分为4096/64块，即26，因此主存区号需6位。（3）Cache淘汰算法。当Cache数据已满，并且出现未命中情况时，就要淘汰一些老的数据，更新一些新的数据。选择淘汰什么数据的方法就是淘汰算法。常见的方法有三种：随机淘汰、先进先出（FIFO）淘汰（即淘汰最早调入Cache的数据）、最近最少使用（RU）淘汰法。其中平均命中率最高的是RU算法。（4）Cach

22、e存储器的写操作。在使用Cache时，需要保证其数据与主存一致，因此在写Cache时就需要考虑与主存间的同步问题，通常使用以下三种方法：写直达（写Cache时，同时写主存）、写回（写Cache时不马上写主存，而是等其淘汰时回写）、标记法。1.2强化练习试题1在CPU中，_（1）_可用于传送和暂存用户数据，为AU 执行算术逻辑运算提供工作区。（1）A.程序计数器 B.累加寄存器 C.程序状态寄存器 D.地址寄存器试题2处理机主要由处理器、存储器和总线组成，总线包括_（2）_.（2）A.数据总线、地址总线、控制总线？ B.并行总线、串行总线、逻辑总线 C.单工总线、双工总线、外部总线D.逻辑总线、

23、物理总线、内部总线试题3以下关于复杂指令集计算机（Compex Instruction Set Computer,CISC）和精简指令集计算机RISC（Reduced Instruction Set Computer,RISC）的叙述中，错误的是_（3）_.（3）A.在CISC中，其复杂指令都采用硬布线逻辑来执行 B.采用CISC技术的CPU,其芯片设计复杂度更高 C.在RISC中，更适合采用硬布线逻辑执行指令 D.采用RISC技术，指令系统中的指令种类和寻址方式更少试题4若用8位机器码表示十进制数-101,则原码表示的形式为_（4）_;补码表示的形式为_（5）_.（4）A.11100101

24、B.10011011 C.11010101 D.11100111（5）A.11100101 B.10011011 C.11010101 D.11100111试题5某逻辑电路有两个输入分别为X和Y,其输出端为Z.当且仅当两个输入端X和Y同时为0时，输出Z才为0,则该电路输出Z的逻辑表达式为_（6）_.试题6在进行定点原码乘法运算时，乘积的符号位是被乘数的符号位和乘数的符号位_（7）_运算来获得。（7）A.相或 B.相与 C. 相异或 D.分别取反后再相或试题7若操作数00000101与00000101执行逻辑_（8）_操作后。（8）A.或 B.与 C.异或 D.与非试题8是指按内容访问的存储器_

25、（9）_.（9） A.虚拟存储器 B.相联存储器 C.顺序访问存储器 D.随机访问存储器试题9以下关于Cache的叙述中，正确的是_（10）_.（10）A.在容量确定的情况下，替换算法的时间复杂度是影响Cache命中率的关键因素？ B.Cache的设计思想是在合理成本下提高命中率 C.Cache的设计目标是容量尽可能与主存容量相等 D.CPU中的Cache容量应大于CPU之外的Cache容量试题10下列存储设备中，存取速度最快的是_（11）_.（11）A.主存 B.辅存 C.寄存器 D.高速缓存试题11某种部件使用在10000台计算机中，运行工作1000小时后，其中20台计算机的这种部件失效，

26、则该部件千小时可靠度R为_（12）_.（12）A.0.990 C.0.996 试题12两个部件的可靠度R均为0.8,由这两个部件串联构成的系统的可靠度为_（13）_;由这两个部件并联构成的系统的可靠度为_（14）_.（13）A.0.8 C.0.90 （14）A.0.8 C.0.90 试题13在CPU中用于跟踪指令地址的寄存器是_（15）_.（15）A.地址寄存器（MAR） B.数据寄存器（MDR） C.程序计数器（PC） D.指令寄存器（IR）试题14计算机指令一般包括操作码和地址码两部分，为分析执行一条指令，其_（16）_.（16）A.操作码应存入指令寄存器（IR），地址码应存入程序计数器（

27、PC） B.操作码应存入程序计数器（PC），地址码应存入指令寄存器（IR） C.操作码和地址码都应存入指令寄存器（IR） D.操作码和地址码都应存入程序计数器（PC）试题15在计算机系统中采用总线结构，便于实现系统的积木化构造。同时可以_（17）_.（17）A.提高数据传输速度 B.提高数据传输量 C.减少信息传输线的数量D.减少指令系统的复杂性试题16若每一条指令都可以分解为取指、分析和执行三步。己知取指时间t取指=4t,分析时间t分析=3t,执行时间t执行=5t.如果按串行方式执行完100条指令需要_（18）_t.如果按照流水方式执行，执行完100条指令需要_（19）_t.（18）A.11

28、90 B.1195 C.1200 D.1205（19）A.504 B.507 C.508 D.510试题17关于在I/O 设备与主机间交换数据的叙述，_（20）_是错误的。（20） A.中断方式下，CPU 需要执行程序来实现数据传送任务 B.中断方式和DMA 方式下，CPU 与I/O 设备都可同步工作 C.中断方式和DMA 方式中，快速I/O 设备更适合采用中断方式传递数据 D.若同时接到DMA 请求和中断请求，CPU 优先响应DMA请求试题18某指令流水线由 5段组成，第 1、3、5段所需时间为？t,第2、4段所需时间分别为3t、2t,如图1-4所示，那么连续输入n条指令时的吞吐率（单位时间

29、内执行的指令个数）TP 为_（21）_.试题19下在输入输出控制方法中，采用_（22）_可以使得设备与主存间的数据块传送无需CPU干预。（22）A.程序控制输入输出 B.中断 C.DMA D.总线控制试题20内存单元按字节编址，地址0000A000H0000BFFFH共有_（23）_个存储单元。（23）A.8192K B.1024K C.13K D.8K试题21采用Cache技术可以提高计算机性能，_（24）_属于Cache的特征。（24）A.全部用软件实现 B.显着提高CPU数据输入输出的速率 C.可以显着提高计算机的主存容量 D.对程序员是不透明的试题22虚拟存储器是为了使用户可运行比主存

30、容量大得多的程序，它要在_ （25）_之间进行信息动态调度，这种调度是由操作系统和硬件两者配合来完成的。（25）A.CPU和I/O总线 B.CPU和主存 C.主存和辅存 D.BIOS和主存试题23若采用8K16bit存储芯片构成2M16bit的存储器需要_（26）_片。（26）A.128 B.256 C.512 D.不确定试题24评价CPU性能一般有三个重要指标，其中_（27）_不是重要的指标。（27）A.CPU功率 B.时钟频率 C.每条指令所花时钟周期数？ D.指令条数试题25_（28）_是指一批处理对象采用顺序串行执行方式处理所需时间与采用流水执行方式处理所需时间的比值。（28） A.流

31、水线加速比 B.流水线吞吐率 C.流水线效率 D.流水线加速度试题26若某计算机系统的I/O接口与主存采用统一编址，则输入输出操作是通过_（29）_指令来完成的。（29）A.控制 B.访存 C.输入输出 D.中断试题27在程序的执行过程中，Cache与主存的地址映像由_（30）_.（30）A.程序员进行调度 B.操作系统进行管理 C.程序员和操作系统共同协调完成 D.专门的硬件自动完成试题28总线复用方式可以_（31）_.（31）A.提高总线的传输带宽 B.增强总线的功能 C.提高CPU利用率 D.减少总线中信号线的数量试题29指令系统中采用不同寻址方式的目的是_（32）_.（32）A.提高从

32、内存获取数据的速度 B.提高从外存获取数据的速度 C.降低操作码的译码难度 D.扩大寻址空间并提高编程灵活性试题30若某计算机采用8位整数补码表示数据，则运算_（33）_将产生溢出。（33）A.-127+1 B.-127-1 C.127-1 D. 127+11.3习题解答 试题1分析本题考查寄存器的类型和特点。寄存器是CPU中的一个重要组成部分，它是CPU内部的临时存储单元。寄存器既可以用来存放数据和地址，也可以存放控制信息或CPU工作时的状态。在CPU中增加寄存器的数量，可以使CPU把执行程序时所需的数据尽可能地放在寄存器件中，从而减少访问内存的次数，提高其运行速度。但是，寄存器的数目也不能

33、太多，除了增加成本外，由于寄存器地址编码增加也会相对增加指令的长度。CPU中的寄存器通常分为存放数据的寄存器、存放地址的寄存器、存放控制信息的寄存器、存放状态信息的寄存器和其他寄存器等类型。程序计数器用于存放指令的地址。令当程序顺序执行时，每取出一条指令，PC内容自动增加一个值，指向下一条要取的指令。当程序出现转移时，则将转移地址送入PC,然后由PC指向新的程序地址。程序状态寄存器用于记录运算中产生的标志信息，典型的标志为有进位标志位、0标志位、符号标志位、溢出标志位和奇偶标志等。地址寄存器包括程序计数器、堆栈指示器、变址寄存器和段地址寄存器等，用于记录各种内存地址。累加寄存器是一个数据寄存器

34、，在运算过程中暂时存放被操作数和中间运算结果，累加器不能用于长时间地保存一个数据。试题1答案（1）B试题2分析本题考查计算机系统总线和接口方面的基础知识。广义地讲，任何连接两个以上电子元器件的导线都可以称为总线。通常可分为4类：（1）芯片内总线。用于在集成电路芯片内部各部分的连接。（2）元件级总线。用于一块电路板内各元器件的连接。（3）内总线，又称系统总线。用于构成计算机各组成部分（CPU、内存和接口等）连接。（4）外总线，又称通信总线。用计算机与外设或计算机与计算机的连接或通信。连接处理机的处理器、存储器及其他部件的总线属于内总线，按总线上所传送的内容分为数据总线、地址总线和控制总线。试题2

35、答案（2）A试题3分析本题考查指令系统和计算机体系结构基础知识。复杂指令集计算机（Complex Instruction Set Computer,CISC）的基本思想是：进一步增强原有指令的功能，用更为复杂的新指令取代原先由软件子程序完成的功能，实现软件功能的硬件化，导致机器的指令系统越来越庞大而复杂。CISC计算机一般所含有的指令数目至少300条以上，有的甚至超过500条。精简指令集计算机（Reduced Instruction Set Computer,RISC）的基本思想是：通过减少指令总数和简化指令功能，降低硬件设计的复杂度，使指令能单周期执行，并通过优化编译提高指令的执行速度，采用

36、硬布线控制逻辑优化编译程序。在20世纪70年代末开始兴起，导致机器的指令系统进一步精炼而简单。试题3答案（3）A试题4分析将最高为作符号位（0表示正数，1表示负数），其余各位代表数值本身的绝对值的表现形式称为原码表示。因此，-101的原码是111000101.正数的补码与原码相同，负数的补码为该数的反码加1.正数的反码与原码相同，负数的反码符号位为l,其余各位为该数绝对值的原码按位取反。-101的原码是11100101,反码为10011010,则其补码为10011011.试题4答案（4）A（5）B试题5分析XY表示逻辑与，其特点是只有两个或多个输入全部为1时，其结果才为1,即两个输出相异时即为

37、0时，其输出即为0;X+Y表示逻辑或，其特点是两个或多个输出中只要有一个位1,则结果为1;只有当两个输出都为0时，其输出才为0;XY表示逻辑异或，其特点是半加法。当1和0做异或运算时结果为1,0与0或者1与1作异或运算时，其结果为0.试题5答案（6）D试题6分析根据原码1位乘法的法则，应当是被乘数的符号位和乘数的符号位相异或作为乘积的符号位。试题6答案（7）C试题7分析逻辑代数的三种最基本的运算为与、或、非运算。与运算又称为逻辑乘，其运算符号常用AND、或表示。设A和B为两个逻辑变量，当且仅当A和B的取值都为真时，A与B的值为真;否则A与的值为假.操作数00000101与00000101执行逻

38、辑与后的结果为00000101.或运算也称为逻辑加，其运算符号常用OR、或+表示。设A和B为两个逻辑变量，当且仅当A和B的取值都为假时，A或B的值为假;否则A或B的值为真.操作数00000101与00000101执行逻辑或后的结果为00000101.非运算也称为逻辑求反运算，常用表示对变量A的值求反。其运算规则很简单：真的反为假,假的反为真.异或运算又称为半加法运算，其运算符号常用XOR或表示。设A和B为两个逻辑变量，当且仅当A、B的值不同时，A异或B为真。A异或B的运算可由前三种基本运算表示，即。操作数00000101与00000101执逻辑异或后的结果为00000000.与非运算指先对两个

39、逻辑量求与,然后对结果在求非.操作数00000101与00000101执逻辑与非后的结果为11111010.试题7答案（8）C试题8分析本题考查计算机系统存储器方面的基础知识。计算机系统的存储器按所处的位置可分为内存和外存。按构成存储器的材料，可分为磁存储器、半导体存储器和光存储器。按存储器的工作方式可分为读写存储器和只读存储器。按访问方式可分为按地址访问的存储器和按内容访问的存储器。按寻址方式可分为随机存储器、顺序存储器和直接存储器。相联存储器是一种按内容访问的存储器。试题8答案（9）B试题9分析本题考查高速缓存基础知识。Cache是一个高速小容量的临时存储器，可以用高速的静态存储器（SRA

40、M）芯片实现，可以集成到CPU芯片内部，或者设置在CPU与内存之间，用于存储CPU最经常访问的指令或者操作数据。Cache的出现是基于两种因素：首先是由于CPU的速度和性能提高很快而主存速度较低且价格高，其次是程序执行的局部性特点。因此，才将速度比较快而容量有限的SRAM构成Cache,目的在于尽可能发挥CPU的高速度。很显然，要尽可能发挥CPU的高速度，就必须用硬件实现其全部功能。试题9答案（10）B试题10分析计算机的存储器系统由分布在计算机各个不同部件的多种储设备组成，包括CPU内部的寄存器、用于控制单元的控制存储器、内部存储器（由处理器直接存取的存储器，又称为主存储器）、外部存储器（需

41、要通过I/O系统与之交换数据，又称为辅助存储器）。他们之间的存取速度：内部存储器快于外部存储器、主存工作在CPU和外存之间，速度也是介于二者之间。而高速缓存是用来缓解主存和CPU速度不匹配的问题，速度介于二者之间。所以这几个存储器其存取速度由快至慢排列依次是：CPU内部的寄存器、高速缓存（cache）、主存（内存）、辅助存储器（外存）。试题10答案（11）C试题11分析（根据可靠度的定义，计算如下：R=（10000 - 20）/1 0000=0.998,即该部件的千小时可靠度为0.998.试题11答案（12）D试题12分析串联的可靠度=RR=0.64.并行的可靠度=1-（1-R）（1-R）=1

42、-0.04=0.96系统可靠度计算：并联系统：1-（1-R1）（1-R2）串联系统：R1R2（R为单个系统的可靠度）。试题12答案（13）B （14）D试题13分析程序计数器中存放的是下一条指令的地址（可能是下一条指令的绝对地址，也可能是相对地址，即地址偏移量）。由于多数情况下，程序是顺序执行的，所以程序计算数器设计成能自动加1的装置。当出现转移指令时，需要重填程序计数器。指令寄存器：中央处理器即将执行的操作码存在这里。数据寄存器是存放操作数、运算结果和运算的中间结果，以减少访问存储器的次数，或者存放从存储器读取的数据以及写入存储器的数据的寄存器。地址寄存器用来保存当前CPU所访问的内存单元的

43、地址。由于在内存和CPU之间存在着操作速度上的差别，所以必须使用地址寄存器来保持地址信息，直到内存的读/写操作完成为止。试题13答案（15）C试题14分析这是一道基础概念题，考查IR以及PC等基本寄存器的作用。PC用于存放CPU下一条要执行的指令地址，在顺序执行程序中当其内容送到地址总总线后会自动加1,指向下一条将要运行的指令地址；IR用来保存当前正在执行的一条指令，而指令一般包括操作码和地址码两部分，因此这两部分均存放在IR中。试题14答案（16）C试题15分析采用总线结构的主要优点总线是计算机中各部件相连的传输线，通过总线，各部件之间可以相互通信，而不是每两个部件之间相互直连，减少了计算机

44、体系结构的设计成本，有利于新模块的扩展。试题15答案（17）C 试题16分析顺序执行时，每条指令都需三步才能执行完，设有重叠。总的执行时间为：流水线计算公式是：第一条指令顺序执行时间+（指令条数-1）流水线周期对于此题而言，关键在于取指时间为4t,分析时间为3t,而流水线周期都是5,而实际完成取指只需要4t,分析只需要3t时间，所以采用流水线的耗时为：试题17分析本题考查I/O设备与主机间交换数据的方式和特点。I/O设备与主机间进行数据输入输出主要有直接程序控制方式、中断方式、DMA方式和通道控制方式。直接程序控制方式的主要特点是：CPU直接通过I/O指令对I/O接口进行访问操作，主机与外设之

45、间交换信息的每个步骤均在程序中表示出来，整个输入输出过程是由CPU执行程序来完成的。中断方式的特点是：当阳接口准备好接收数据或向CPU传送数据时，就发出中断信号通知CPU.对中断信号进行确认后，CPU保存正在执行的程序的现场，转而执行提前设置好的v0中断服务程序，完成一次数据传送的处理。这样，CPU就不需要主动查询外设的状态，在等待数据期间可以执行其他程序，从而提高了CPU的利用率。采用中断方式管理I/O设备，CPU和外设可以并行地工作。虽然中断方式可以提高CPU的利用率，能处理随机事件和实时任务，但一次中断处理过程需要经历保存现场、中断处理和恢复现场等阶段，需要执行若干条指令才能处理一次中断

46、事件，因此这种方式无法满足高速的批量数据传送要求。直接内存存取（Direct Memory Access ,DMA）方式的基本思想是：通过硬件控制实现主存与I/O设备间的直接数据传送，数据的传送过程由DMA控制器（DMAC）进行控制，不需要CPU的干预。在DMA方式下，需要CPU启动传送过程，即向设备发出传送一块数据的命令。在传送过程结束时，DMAC通过中断方式通知CPU进行一些后续处理工作。DMA方式简化了CPU对数据传送的控制，提高了主机与外设并行工作的程度，实现了快速外设和主存之间成批的数据传送，使系统的效率明显提高。通道是一种专用控制器，它通过执行通道程序进行I/O操作的管理，为主机与

47、I/O设备提供一种数据传输通道。用通道指令编制的程序存放在存储器中，当需要进行I/O操作时，CPU只要按约定格式准备好命令和数据，然后启动通道即可；通道则执行相应的通道程序，完成所要求的操作。用通道程序也可完成较复杂的I/O管理和预处理，从而在很大程度上将主机从繁重的I/O管理工作中解脱出来，提高了系统的效率。试题17答案（20）C试题18分析本题考查计算机系统流水线方面的基础知识。吞吐率和建立时间是使用流水线技术的两个重要指标。吞吐率是指单位时间里流水线处理机流出的结果数。对指令而言，就是单位时间里执行的指令数。流水线开始工作，须经过一定时间才能达到最大吞吐率，这就是建立时间。若m个子过程所

48、用时间一样，均为t0,则建立时间T0 = mt0.试题19分析本题考查CPU中相关寄存器的基础知识。计算机中主机与外设间进行数据传输的输入输出控制方法有程序控制方式、中断方式、DMA等。在程序控制方式下，由CPU执行程序控制数据的输入输出过程。在中断方式下，外设准备好输入数据或接收数据时向CPU发出中断请求信号，CPU若决定响应该请求，则暂停正在执行的任务，转而执行中断服务程序进行数据的输入输出处理，之后再回去执行原来被中断的任务。在DMA方式下，CPU只需向DMA控制器下达指令，让DMA控制器来处理数据的传送，数据传送完毕再把信息反馈给CPU,这样就很大程度上减轻了CPU的负担，可以大大节省

49、系统资源。试题19答案（22）C试题20分析主存储器（内存）采用的是随机存取方式，需对每个数据块进行编码，而在主存储器中，数据块是以Word为单位来标识的，即每个字一个地址，通常采用的是16进制表示。例如，按字节编址，地址从0000A000H0000BFFFH,则表示有（0000BFFFH -0000A000H）+1个字节，即8K字节。试题20答案（23）D试题21分析高速缓冲存储器（Cache）：在计算机存储系统的层次结构中，介于中央处理器和主存储器之间的高速小容量存储器。它和主存储器一起构成一级的存储器。高速缓冲存储器和主存储器之间信息的调度和传送是由硬件自动进行的。Cache的容量一般只

50、有主存储器的几百分之一，但它的存取速度能与中央处理器相匹配。根据程序局部性原理，正在使用的主存储器某一单元邻近的那些单元将被用到的可能性很大。因而，当中央处理器存取主存储器某一单元时，计算机硬件就自动地将包括该单元在内的那一组单元内容调入高速缓冲存储器，中央处理器即将存取的主存储器单元很可能就在刚刚调入到高速缓冲存储器的那一组单元内。于是，中央处理器就可以直接对高速缓冲存储器进行存取。在整个处理过程中，如果中央处理器绝大多数存取主存储器的操作能为存取高速缓冲存储器所代替，计算机系统处理速度就能显着提高。显然，Cache可以显着提高CPU数据输入输出的速率。试题21答案（24）B试题22分析虚拟

51、存储的作用：内存在计算机中的作用很大，电脑中所有运行的程序都需要经过内存来执行，如果执行的程序很大或很多，就会导致内存消耗殆尽。为了解决这个问题，Windows中运用了虚拟内存技术，即拿出一部分硬盘空间来充当内存使用，当内存占用完时，电脑就会自动调用硬盘来充当内存，以缓解内存的紧张。虚拟存储器要在主存（如内存）和辅存（如硬盘）之间进行信息动态调度。试题22答案（25） C试题23分析需要（2M/8K）（16bit/16bit）=256片。试题23答案（26）B试题24分析本题考察体系结构中重要公式CPU性能公式。CPU性能公式为时钟频率、每条指令所花的时钟周期数（或者是每条指令平均）、指令条数

52、。试题24答案（27）A试题25分析流水线加速比是指一批处理对象采用顺序串行执行方式处理所需时间与采用流水执行方式处理所需时间的比值。试题25答案（28）A试题26分析I/O接口与主存采用统一编址，即将I/O设备的接口与主存单元一样看待，每个端口占用一个存储单元的地址，其实就是将主存的一部分划出来作为I/O地址空间。访存指令是指访问内存的指令，显然，这里需要访问内存，才能找到相应的输入输出设备，一次需要使用访存指令。而控制类指令通常是指程序控制类指令，用于控制程序流程改变的指令，包括条件转移指令、无条件转移指令、循环控制指令、程序调用和返回指令、中断指令等。试题26答案（29）B试题27分析C

53、ache与主存的地址映像需要专门的硬件自动完成，使用硬件来处理具有更高的转换速率。试题27答案（30）D 试题28分析一个信号线传送不同信号，例如，地址总线和数据总线共用一组信号线。采用这种方式的目的是减少总线数量，提高总线的利用率。试题28答案（31）D试题29分析在指令系统中用来确定如何提供操作数或提供操作数地址的方式称为寻址方式，通过采用不同的寻址方式，能够达到缩短指令长度、扩大寻址空间和提高编程灵活性等目的。试题29答案 （32）D试题30分析本题考查的是数据运算方面的基础知识。对于有n位的整数补码，其取值范围是-2n-12n-1-1.即对于8位的整数补码，其有效取值范围是-2727-1,也就是-128127.D答案中的127+1显然超过了这个取值范围，固然会产生溢出。试题30答案（33）D如需阅读完整版教材请到希赛软考学院，网络工程师考试冲刺（习题与解答）：