计算机组成原理-第3章逻辑函数电路.ppt

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1、第3章 逻辑函数和逻辑电路,（时间：4次课，8学时）,第3章 逻辑函数和逻辑电路,本章介绍布尔代数的基本知识以及它在逻辑电路分析和设计中的应用。此外，还将介绍计算机中常用的一些其他有关电路。,第3章 逻辑函数和逻辑电路,3.1 逻辑变量和逻辑函数的概念 3.2 布尔代数的基本公式 3.3 逻辑函数的代数化简 3.4 逻辑函数的最小项表示 3.5 逻辑电路的分类,3.1 逻辑变量和逻辑函数,二进制码有两种可能的值，即1和0。如果赋予他们逻辑属性，可以把其中之一定义为“是”（或“有”、“真”），那么另一个值就可以定义为“非”（或“无”、“假”）。具有这两个可能值的变量就称为逻辑变量。描述逻辑变量关

2、系的函数称为逻辑函数。实现逻辑函数的电路称为逻辑电路。以代数形式对逻辑变量和逻辑函数进行描述、分析和运算的数学工具是逻辑代数。它是英国的乔治布尔于1849年提出的，故也称为布尔代数。布尔代数是逻辑电路十分重要的分析和设计工具。,3.2 布尔代数的基本公式,我们已经知道，布尔代数有三种基本逻辑操作，就是与（逻辑乘，运算符号）、或（逻辑加，运算符号+）、非（求反，运算符号 ）。有了这三种基本逻辑操作，就可以构造出任何逻辑函数来。在一个逻辑函数中，如果存在多种逻辑运算，其优先顺序是非、与、或，即非的运算级别最高，与次之，或的运算级别最低。当然可以用括号来改变运算优先次序。,3.2 布尔代数的基本公式

3、,（1）基本公式,变换律：,结合律：,分配律：,吸收律：,第二吸收律：,反演律：,包含律：,重叠律：,互补律：,0-1律：,3.2 布尔代数的基本公式,（2）对偶规则。将一个逻辑函数中所有的“”变为“”、“”变为“”、“1”变为“0”、“0”变为“1”，而保持原变量不变，那么得到新的函数式便是原来函数的对偶式。如果两个逻辑函数相等，那么他们的对偶式也相等，这就是布尔代数中的对偶规则。其实，分析上述11对布尔代数基本公式即可发现，每对公式的两个等式是互为对偶关系的，只要对其中一个公式运用对偶规则，便可得到另一个公式。 （3）反演规则。反演规则是反演律的推广。将逻辑函数F中所有的“”变为“”、“”

4、变为“”、“1”变为“0”、“0”变为“1”，原变量变为反变量、反变量变为原变量，所得函数即为 ，这就是反演规则。,3.3 逻辑函数的代数化简,将一个逻辑函数变成一个形式更简单、与之等效的逻辑函数，称为化简。由于每个逻辑表达式是和一个逻辑电路相对应的，因此表达式的化简也就是减少实现它的电路所用元件。有两种常用的化简方法：代数化简法和卡诺图化简法。此处只介绍代数化简法。代数化简法是直接利用布尔代数的公式和规则进行化简的一种方法。化简的结果均采用与或表达式。 例：化简逻辑函数,3.3 逻辑函数的代数化简,例：化简逻辑函数,例：化简逻辑函数,3.3 逻辑函数的代数化简,根据上述示例可知，化简一个与或

5、表达式，经常用到的方法是合并项、吸收、消去和配项。,3.4 逻辑函数的最小项表示,由于表达式不同，实现相等逻辑函数的电路各不相同，因而使用的元件数量也不同。显然，表达式越简单，电路所使用的元件也就越少。然而对于不同类型的表达式来说，简单的标准实际上是不同的。这里只针对与或表达式来谈论化简问题，因为它具有典型意义。最简单的与或表达式有两个标准：乘积项应该是最少的；在满足此条件下，要求每一个乘积项中变量最少。 下面介绍关于函数的最小项表示问题。 1. 最小项 设A1、A2、An是n 个变量，P 为n个因子的乘,3.4 逻辑函数的最小项表示,积，若P 中这n 个变量中的每一个都以原变量Ai或反变量A

6、i 的形式出现一次且仅出现一次，则称P是这n个变量中的一个最小项。显然对n个变量来说，最小项共有2n个。因为构成最小项的n个因子中的任何一个因子都有，且只有两种取值，即Ai 和Ai 。 2. 最小项的性质 性质1：对于任意一个最小项，只有一组变量的取值使得它的值为1，并且最小项不同，使得它取1的那一组变量的取值也不相同。 性质2：设mi 和mj 是变量A1、A2、An的两个最小项，若ij，则mimj=0。,3.4 逻辑函数的最小项表示,性质3：n个变量的全体最小项之和为1。 3. 函数的最小项表达式 定理：n个变量的任何一个逻辑函数，都可以展开成一组最小项之和，并且这种展开是唯一的。 这里不去

7、严格地证明这个定理，只给出将函数展开成最小项之和的步骤，以及根据真值表如何写出函数的最小项表达式。 1)将函数展开成最小项之和的步骤 (1)反复运用反演规则，层层脱去反号，直到得到一个只在单个变量上有反号的表达式。 (2)反复运用乘对加的分配率，脱去括号，直到最后得到一个与或表达式。 (3)在与或表达式中，若某一项缺少变量Ai，则用乘,3.4 逻辑函数的最小项表示,这一项，并将其展开成两项。反复这样做，最后就能得到一个最小项表达式。 2)根据真值表，写出函数的最小项表达式 (1)只考虑真值表中使函数之值为1的那些行。 (2)逐一写出函数之值为1的那些行的最小项。 (3)所有写出的这些最小项之或

8、便是所求函数的最小项表达式。 后面所讲的逻辑函数，一般都是按照这里所说的方法构造出来的。,3.5 逻辑电路分类,3.5.1 门电路 3.5.2 记忆电路 3.5.3 时序电路 3.5.4 时钟电路,3.5.1 门电路,门电路有一个或多个输入端，有一个或多个输出端。它不具有记忆功能。在稳定状态下，任何时刻、任何一个输出端的输出信号就是当时所有输入信号的函数。瞬态的概念是指信号由0变到1(或由1变到0)的变化状态；相对于稳态来说，这个时间非常短暂。所谓稳态，就是信号稳定在1(或稳定在0)的状态。相对于瞬态来说，这个时间比较长。 门电路常用来传送信息或加工信息，而信息的加工是在信息的传送过程中进行的

9、。 使用门电路，可以组成具有各种不同功能且十分复杂的逻辑电路。,3.5.2 记忆电路,记忆电路又叫存储电路，它有记忆功能。这类电路有两种信号输入端，一种信号输出端。两种信号输入端之一是数据输入端，另一种是写入(或称打入)信号输入端。输出端输出的无疑是所存储的数据信息。 任意一个时刻，输出端上的信息就不见得是当时数据输入端上的数据信息。,3.5.3 时序电路,时序电路是由逻辑门电路与记忆电路复合组成的。任何时刻，输出信号既与当前电路的某些输入信号有关，也与记忆电路中保持的信息有关，而记忆电路中保持的信息恰恰是过去某时刻某些输入端输入的信息。时序的含义就是各电脉冲信号出现的时间顺序，即什么时候、哪

10、个电脉冲出现，该电脉冲完成什么操作。时序一词的意义还表示，当前要进行的操作是与过去进行过什么操作有关的，它是过去操作的必然延续，因此，当前的操作信号就与过去的操作信号相关，所以过去进行过什么操作必须通过记忆电路记录下来。,3.5.4 时钟电路,时钟信号是计算机所有操作信号的来源和驱动源，并且使计算机各部件的操作(通过操作信号)同步有序地进行，所有操作信号都取自某个时钟信号的前沿或后沿，而终止于后面某个时钟信号的前沿或后沿。 时钟信号自打开主机电源、电源电压上升到某一幅度时便开始产生，直到关闭主机电源。 在正常工作环境下，计算机系统中的时钟频率有3种：一种是CPU内部的工作频率，称为主频；一种是

11、CPU之外的主板上的工作频率，称为外频，更一般的说法是系统时钟；第三种是接口中使用的时钟。,3.6 逻辑门电路,3.6 逻辑门电路,3.6.1 基本逻辑门 3.6.2 基本三态逻辑门 3.6.3 基本组合逻辑门 3.6.4 常用组合逻辑门,3.6.1 基本逻辑门,基本逻辑门包括与门、或门和非门，依次实现与运算、或运算和非运算。这些电路的逻辑符号有多种表示，我们选其中比较简单、比较原始的一种，因为这种表示方式容易理解。,3.6.1 基本逻辑门,1.与门 电路符号如图3-1所示。它有n个输入端和1个输出端，每个输入端是等价的。输出信号与输入信号的关系是：,与门电路输出信号与输入信号的逻辑关系是：仅

12、当各输入信号全为1时，输出才为1；在其他情况下，输出都是0。,3.6.1 基本逻辑门,2. 或门 或门电路符号如图3-2所示。它有n个输入端和1个输出端，每个输入端都是等价的。输出信号与输入信号的关系是。,或门电路输出信号与输入信号的逻辑关系是：仅当各输入信号全为0时，输出才为0；在其他情况下，输出都是1。,3.6.1 基本逻辑门,3. 非门 非门电路符号如图3-3所示。它有一个输入端S1，一个输出端S0。输出信号与输入信号的关系是。,图3-3 非门逻辑符号,S0,S1,非门电路又称为反相器，它的输出信号是对输入信号的否定。当输入为1时，输出为0；当输入为0时，输出为1。,3.6.2 基本三态

13、逻辑门,基本三态逻辑门有两种类型，逻辑符号分别如图3-4(a)和(b)所示。,三态门电路是一种重要的接口电路。当门关闭之后，它的输出端与其后级电路的输入端相当于断开了，因而不会影响后级电路的工作。,3.6.3 基本组合逻辑门,1. 与非门 下面以三与非门为例来说明，逻辑符号如图3-5所示。它有3个输入端，1个输出端，输入与输出的关系为,三与非门所实现的逻辑运算是，只有当3个输入端全为1时，输出才是0；在其他情况下，输出都是1。,3.6.3 基本组合逻辑门,2. 或非门 下面以三或非门为例来说明，逻辑符号如图3-6所示。它有3个输入端，1个输出端，输入与输出的关系为,三或非门所实现的逻辑运算是，

14、只有当三个输入端全为0时，输出才是1；在其他情况下，输出都是0。,3.6.3 基本组合逻辑门,3. 三态门 (1)与非三态门：以三个数据输入为例，逻辑符号如图3-7所示。在三与非三态门一中，若Sc=1，则门开，S0=S1S2S3；若Sc=0，则门关，S0输出端呈高阻态。在三与非三态门二中，若Sc=0，则门开，S0=S1S2S3；若Sc=1，则门关，S0输出端呈高阻态。,图3-7 三与非三态门,（一） （二）,3.6.3 基本组合逻辑门,(2)或非三态门：以3个数据输入端为例，逻辑符号如图3-8所示。在三或非三态门一中，若Sc=1，则门开， S0=S1+S2+S3；若Sc=0，则门关，S0输出端

15、呈高阻态。在三或非三态门二中，若Sc=0，则门开，S0=S1+S2+S3；若Sc=1，则门关，S0输出端呈高阻态。,3.6.3 基本组合逻辑门,（一）,（二）,图3-8 三或非三态门,3.6.4 常用组合逻辑门,1. 译码电路 译码电路有两类，一类称为多一译码器，就是通常所说的译码器；另一类称为一多译码器，又称为编码器。它们在计算机组合逻辑电路中各自发挥着不同的作用。 1)多一译码器 (1)功能描述 (2)由基本逻辑门组合成2-4译码器,3.6.4 常用组合逻辑门,译码组合逻辑,真值表,图3-9 2-4译码器,3.6.4 常用组合逻辑门,2)一多译码器 一多译码器又称优先级编码器。 (1)功能

16、描述 (2)由基本逻辑门组成一多译码器,图3-11（b） 8-3译码器电路,3.6.4 常用组合逻辑门,图3-11（a） 8-3译码器真值表,3.6.4 常用组合逻辑门,2. 数据选择器 1)功能描述 2)由基本逻辑门或基本组合逻辑门组成数据选择器,3.6.4 常用组合逻辑门,图3-13 四选一功能表,3.6.4 常用组合逻辑门,3.全加器 对全加器来说，每位有3个数相加：低位向本位之进位，本位两个加数Ai 和Bi。相加得到两个结果，一个是本位和Qi，另一个是本位向高位之进位Ci。 1)一位全加器的设计 (1)列出输出信息与输入信息的函数关系的功能表，如图3-15(a)所示。 (2)分析真值表

17、可知，若相加结果使本位为1，只可能有两种情况：Ai、Bi、Ci三者均为1，或Ai、Bi、Ci三者中只有一个为1。表示前一个条件用表达式AiBiCi =1；表示后一个条件用表达式(Ai+Bi+)Ci-1，意思是Ai、Bi、Ci三者中只有一个为1 。,3.6.4 常用组合逻辑门,(3)本位相加向高位产生进位的条件是：Ai、Bi、Ci三者中若有两个为1，不论第三个变量为何，则本位向高位产生进位。逻辑表达式为 Ci=AiBi+ BiCi-1+ Ai Ci-1 (4)根据Qi、Ci 的逻辑表达式组合一位全加器，如图3-15(b)所示。,3.6.4 常用组合逻辑门,图3-15 全加器,功能表,逻辑图,3.

18、6.4 常用组合逻辑门,2)四位串行加法器 把图3-15(b)所示的一位全加器逻辑线路用框图来表示，并由此组成四位串行加法器，如图3-16所示。,图3-16 四位串行加法器,3.6.4 常用组合逻辑门,3)四位超前进位加法器 只有改变进位逐位传送的路径，才能提高加法器的工作速度。解决办法之一就是使用“超前进位产生电路”来同时形成各位进位。我们称这种加法器为超前进位加法器。为了使这里的内容好理解，先从半加器讲起。由半加器形成本位和，由超前进位产生电路来同时形成各位进位，从而组成四位超前进位加法器。 (1)半加器。所谓半加器，就是只考虑两数相加所产生的本位和而不考虑其相加产生的进位的逻辑电路。半加

19、器的功能表如图3-17(a)所示。有两个数据输入端和一个数据输出端，输入与输出的逻辑表达式为Hi=Ai Bi +Ai.Bi，由此形成半加器的逻辑电,3.6.4 常用组合逻辑门,路，如图3-17(b)所示，用逻辑符号来表示半加器，如图3-17(c)所示。实际应用中，本位和还要加上低位的进位，用两个半加器来形成本位和的电路如图3-17(d)所示。,图3-17 半加器,A,B,C,D,3.6.4 常用组合逻辑门,(2)超前进位产生电路。每位产生进位的条件是依据两加数的本位及其后各位和最低位从它的下一位得到的进位直接形成的。下面列出C1、C2、C3、C4形成的条件。 C1=A1B1+(A1+B1)C0

20、 C2=A2B2+(A2+B2)A1B1+(A2+B2)(A1+B1)C0 C3=A3B3+(A3+B3)A2B2+(A3+B3)(A2+B2)A1B1+(A3+B3)(A2+B2)(A1+B1)C0,3.6.4 常用组合逻辑门,C4=A4B4+(A4+B4)A3B3+(A4+B4)(A3+B3)A2B2+(A4+B4)(A3+B3)(A2+B2)A1B1+(A4+B4)(A3+B3)(A2+B2)(A1+B1)C0 下面引入传递函数Pi和进位函数Gi的概念。Pi=Ai+Bi，意义是：当Ai、Bi 中有一个为1时，若有进位输入，则本位向高位传送进位，这个进位可以看做低位进位越过本位，直接向高位

21、传递的。Gi=AiBi，意义是：当Ai、Bi 均为1时，不管有无进位输入，定会产生向高位的进位。将Gi、Pi 代入C1、C2、C3、C4，便可得到,3.6.4 常用组合逻辑门,C1=G1+P1C0 C2=G2+P2G1+P2P1C0 C3=G3+P3G2+P3P2G1+P3P2P1C0 C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0 (3)根据Ai、Bi 画出Pi、Gi 的组合逻辑线路，再由Pi、Gi 画出Ci 的组合逻辑线路(i 值取14)，如图3-18所示。只要A1A4、B1B4和C0同时到来，就几乎可以同时形成C1C4。,图3-18 超前进位产生电路,3.6.

22、4 常用组合逻辑门,(4)根据Ai、Bi，使用半加器，利用超前进位的结果Ci，设计出四位超前进位加法器，组合逻辑如图3-19所示。,图3-19 超前进位加法器,3.6.4 常用组合逻辑门,当全加器的输入均取反码时，它的进位输出也均取反码。故可使用与非门、或非门、与或非门来实现进位逻辑。此时进位表达式如下，四位超前进位加法器的逻辑电路如图3-20所示。,图3-20 用带非运算实现的四位超前进位加法器,3.6.4 常用组合逻辑门,4. 多功能运算器 如果不仅要做加法，还要做减法，或者还要完成更多的运算功能，就必须对运算电路增加相应的控制元件及控制信号，使之对输入的数据信息在不同的控制信号下，施加不

23、同的操作，从而得到不同的运算结果。 为了使问题简化，假定多功能运算器只具有3种功能：加、左移、右移。以两个半加器组成一位全加器，采用超前进位组合逻辑给出的低位进位。,图3-21 多功能运算器,3.7 记 忆 电 路,记忆电路即存储电路，能够记忆过去的数据。记忆电路可以分为寄存器型和存储器型两大类，寄存器型主要使用于运算器、控制器和外围设备接口电路中，存储器型主要使用于内存储器中。,3.7 记 忆 电 路,3.7.1 寄存器 2.3.2 存储器,3.7.1 寄存器,寄存器又可称为触发器。按时钟控制方式来分，有电位触发、边沿触发、主-从触发等方式。按功能分类有R-S型、D型、J-K型等功能。同一功

24、能的触发器可以由不同触发方式来实现。对使用者来说，在选用触发器时，触发方式是必须考虑的因素。因为相同功能的触发器，若触发方式选用不当，系统是不能达到预期设计要求的。下面将从触发方式的角度来介绍几种常用的触发器。,3.7.1 寄存器,1. 电位触发方式触发器 当触发器的同步控制信号E为约定1或0时，触发器接收输入数据，此时输入数据D的任何变化都会在输出端Q得到反映；当E为非约定电平时，触发器状态保持不变。由于它接收信号的条件是E出现约定的逻辑电平，故称它为电位触发方式触发器，简称电位触发器。 图3-22(a)、(b)、(c)、(d)依次给出了锁定触发器(又称为锁存器)的组合逻辑、功能表、逻辑符号

25、和典型波形图。,3.7.1 寄存器,图3-22 锁存器,3.7.1 寄存器,2. 边沿触发方式触发器 边沿触发方式触发器简称边沿触发器。触发器接收的是时钟脉冲CP的某一约定跳变(正跳变或负跳变)来到时的输入数据。在CP=1和CP=0期间，以及CP非约定跳变到来时，触发器不接收数据。 常用的正边沿触发器是D触发器，图3-23(a)、(b)、(c)、(d)依次给出了D触发器的组合逻辑、功能表、逻辑符号和典型波形图。,图3-23 D触发器,3.7.1 寄存器,3. 主-从触发方式触发器 主-从触发方式触发器简称主-从触发器，具有维持-阻塞功能。有两种形式。第一种称主-从R-S触发器，第二种称主-从J

26、-K触发器。 1)主-从R-S触发器 图3-24是主-从R-S触发器的组合逻辑原理。它由两个R-S型电位触发器级联而成，接收输入数据的是主触发器(由与非门1、2、3、4组成)，接收主触发器输出的是从触发器(由与非门5、6、7、8组成)。主、从触发器的同步控制信号是互补的(CP和)。Q0、是CP上升沿到来时从触发器的原来状态。,图3-24 主-从R-S触发器,3.7.1 寄存器,2)主-从J-K触发器 若将主-从R-S触发器的Q、 Q分别和R、S相连，再增设J、K 输入端，就得到主-从J-K触发器，如图3-25(a)所示。在CP=1期间主触发器接收数据；在CP负跳变到来时，从触发器接收主触发器最

27、终的状态。主-从J-K触发器的功能表如图3-25(b)所示。,图3-25 主-从J-K触发器,3.7.2 存储器,整个存储系统的内容，将在后面专用一章来全面介绍。这里只涉及半导体存储器的存储原理。现在半导体存储器普遍用来做计算机的主存储器。利用大规模、超大规模集成电路工艺制成各种存储芯片，每个存储芯片包含多个晶体管，具有一定容量；再用若干块存储芯片组成主存储器。,3.7.2 存储器,1. 半导体存储器的类型 半导体存储器可以分为静态存储器和动态存储器两种类型。它们都是挥发性的，即只要关机(切断电源)，所存储的信息就全部丢失。对静态存储器来说，只要不断电，存储单元所存储的信息会长期存在而不至于丢

28、失。对动态存储器来说，即使不断电，存储单元所存储的信息也会慢慢丢失，因此需要不断刷新。所谓刷新，就是每隔一定时间，将存储单元的信息读出一次，读出过程也是将原来的信息放大后重新写入的过程，于是恢复了存储单元原来的信息。两者之间之所以有此差别，是因为静态存储器由双稳态触发器组成，信息存储在双稳态触发器上；,3.7.2 存储器,而动态存储器却依靠电容上的电荷暂存信息，而电容器的不断放电将使信息越来越小，所以在还能识别原信息前必须将其刷新。由于静态存储器是由双稳态电路构成的，而动态存储器的存储介质本质上是电容，故前者集成度低，价格贵；后者集成度高，价格便宜。 1)静态存储器 每个双稳态电路可存储一位二

29、进制代码0或1，一块存储芯片上包含许多个这样的双稳态电路。双稳态电路是有源器件，需要电源才能工作。如果需要在断电后保存信息，可采用低功耗半导体存储器，用可充电电池作为后备电源，当校验到交流电源不正常时，立即自动切换到后备电源。,3.7.2 存储器,2)动态存储器 存储单元的基本工作方式是：通过MOS管(称为控制管)向电容充电或放电，充有电荷的状态为1，放电后的状态为0。虽然力求电容上电荷的泄漏很小，但工艺上仍无法完全避免泄漏，因而需要定时刷新内容，即对存1的电容补充电荷，所以称为动态存储器。为了使泄漏尽可能减小，动态存储器多采用MOS工艺，因为MOS管与MOS电容的绝缘电阻极大。动态存储器的内

30、部结构简单，在各类半导体存储器中它的集成度最高，适于做大容量主存。,3.7.2 存储器,2. 半导体存储器的存取方式 下面重点介绍半导体存储器的两种存取方式，即随机存取和只读数据。 1)随机存储器 主存与高速缓存Cache是CPU可以直接编址访问的存储器，这就要求它们采取随机访问的存取方式。所谓随机存取的含义有两点。 (1)可按地址随机地访问任一存储单元；CPU可按字节或字存取数据，进行处理。 (2)访问各存储单元所需的读/写时间相同，与地址无关；可用读/写周期(存储周期)表明随机存储器(RAM)的工作速度。 按照存储芯片的类型，分为静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM

31、)。,3.7.2 存储器,2)只读存储器 只读存储器(ROM)在正常工作中只能读出，不能写入。主存中常采用部分ROM固化系统软件中的核心部分、已调试好不再改变的应用软件、汉字字库一类信息。CPU中也常采用ROM，存放用来解释执行机器指令的微程序。这样的ROM虽然也采用随机访问存取方式，但由于其只读不写的特性，常被规划为专门一类。 早期曾用磁环、二极管矩阵等构成ROM，现在普遍采用大规模半导体集成电路。大规模半导体集成电路型ROM又分为固定掩模型(用户不能写入)(ROM)、一次编程写入型(PROM)、紫外线擦除可,3.7.2 存储器,编程型(EPROM)、电擦除可编程型(EEPROM)及快擦写型

32、电可重编程(Flash EEPROM)等几种。 3. 静态存储器的存储单元 虽然半导体存储器有多种类型，但其主力则是MOS存储器，因为MOS工艺存储器芯片的集成度高、功耗小、每位价格低。静态存储器(SRAM)与动态存储器(DRAM)都有非常广泛的应用，而且形成竞争之势。相比之下，SRAM的制造工艺较DRAM稍难一些，在每片容量方面的最高水平，约为DRAM的1/16。但SRAM速度较快，在每片容量相同时，SRAM的访问时间约为DRAM的1/31/2。,3.7.2 存储器,1)双极型TTL型存储单元举例 三极管集电极耦合式的TTL型存储单元电路如图3-26所示。其基本结构是：晶体管T1与T2通过彼

33、此交叉反馈构成一个双稳态电路。发射极接字线Z，如果字线为低电平，可进行读/写；如果字线为高电平，则存储单元处于保持状态，保持原存信息不变。双稳态电路通过一对肖特基抗饱和二极管D1、D2，与一对位线和W相连接；读写时，D1和D2导通，位线与双稳态电路连通，可以通过位线状态改变双稳态电路状态(写入)，或从位线上检测出读出信号(读出)；保持状态时，位线与双稳态电路脱离，双稳态电路依靠自身的交叉反馈维持原有状态。,3.7.2 存储器,我们定义：当T1导通而T2截止时，存储信息为0；当T2导通而T1截止时，存储信息为1。这种存储单元有两种读/写方式：一种是单边读/写方式，让一根位线保持电平不变，通过另一

34、根位线电平变化，以写入信息；另一种是双边读/写方式，根据写0或者写1，分别改变位线W或电平，以改变双稳态电路状态。由于读写都是通过位线进行的，所以位线又被称为写驱动/读出线。,图3-26 三极管集电极耦合式的双极型单元,3.7.2 存储器,2)静态MOS存储单元电路举例 图3-27是N沟道增强型MOS存储单元电路，简称NMOS六管静态存储单元，其基本结构如下。T1与T3，T2与T4，分别是MOS反向器，其中T3与T4分别是反向器的负载管。这两个反向器通过彼此交叉反馈，构成一个双稳态触发器。T5和T6是两个控制门管，由字线控制它们的通断。当字线加高电平时，T5和T6导通，通过一组位线、W，可对双

35、稳态电路进行读写操作。当字线为低电平时，T5和T6断开，位线脱离，双稳态电路进入保持状态。,3.7.2 存储器,我们定义：若T1导通而T2截止，存入信息为0；若T1截止而T2导通，存入信息为1。下面说明该存储单元的写入、保持和读出过程。,3.7.2 存储器,4. 动态MOS存储单元 动态MOS存储器的基本存储原理是：将存储信息以电荷形式存于电容之上，这种电容可以是MOS管栅极电容，或者是专用的MOS电容。通常定义电容充电至高电平，为1；放电至低电平，为0。 采用电容存储电荷方式存储信息，不需要双稳态电路，因而可以简化结构。充电后MOS管断开，即可使电容电荷的泄放极少，而且大大降低了芯片的功耗。

36、这两点都使集成度得到提高，所以在相同水平的半导体芯片工艺条件下，DRAM的每片容量最高水平约为SRAM的16倍。,3.7.2 存储器,1)动态MOS四管存储单元举例 图3-28是动态MOS四管存储单元的电路结构。依靠T1与T2的栅极电容存储电荷来存储信息，若C1充电至高电平使T1导通，而C2放电至低电平使T2截止，存入信息为0；若C1放电至低电平使T1截止，而C2充电至高电平使T2导通，存入信息为1。 控制门管T3与T4由字线控制其通断。读/写时，字线加高电平，T3与T4导通，存储单元与位线和W连接。保持信息时，字线加低电平，T3与T4断开，位线与存储单元隔离，依靠C1或C2存储电荷暂存信息。

37、刷新即重写时，T3与T4导通。注意，与六管静态存储单元结构相比，四管动态单元中，没有负载管T5与T6。当T3与T4断开后，T1与T2之间并无交叉反馈，因此四管单元并非双稳态电路。,图3-28 动态MOS四管存储单元,3.7.2 存储器,2)单管动态存储单元 为了进一步简化结构，单管动态存储单元中只有一个电容和一个MOS管，如图3-29所示。电容C用来存储电荷，控制管T用来控制读写。读写时字线加高电平，T导通。暂存信息时，字线加低电平使T断开，C基本上无放电回路(当然还有一定的泄漏)。当电容C上充电到高电平时，存入信息为1；当电容C放电到低电平时，存入信息为0。,图3-29 单管MOS动态存储单

38、元,3.7.2 存储器,5. 半导体只读存储器 半导体只读存储器可分为4种，即掩模型只读存储器(MROM)、可编程序(一次编程型)只读存储器(PROM)、可重编程只读存储器(EPROM)、电擦除可重写只读存储器(EEPROM)与快擦写型电擦除可重写只读存储器(Flash EEPROM)。 (1)掩模型只读存储器。在制造MROM芯片之前，先由用户提供所需存储的信息，以0、1代码表示。芯片制造厂据此设计相应的光刻掩模，以有无元件表示1、0。因此这种芯片中的信息是固定不变的，使用时只能读出而不能写入新内容，即不能改写。,3.7.2 存储器,(2)可编程序(一次编程型)只读存储器。芯片出厂时内容全为0

39、，用户可用专门的PROM写入器将信息写入，所以称为可编程型。但这种写入是不可逆转的，某个存储位一旦写入1，就不能再变为0，因此称为一次编程型。 (3)可重编程只读存储器。这种存储芯片可用专门的写入器在+25V高压下写入信息，在+5V的正常电压下只能读出不能写入，用紫外线照射一定时间后可擦除原存信息，然后重新写入。因此称为可重编程(即可改写)的只读存储器。可擦除、可重写是在特殊环境下，在正常工作环境中则是只读不写的存储器。这对用户的应用显然更方便，因而应用非常广泛，但它的可重写次数是有限的，目前的产品只允许重写十次，甚至更少。,3.7.2 存储器,(4)电擦除可重写只读存储器与快擦写型电擦除可重

40、写只读存储器。常规的EPROM芯片需用紫外线照射才能擦除，因此不够方便。随着存储芯片制造技术的进步，出现了可加高压擦除的只读存储器，即电可改写(重编程)的，缩写为EEPROM，常写为E2PROM，仍可实现正常工作方式中的只读不写。在擦除时，只需加高压对指定单元产生电流，形成“电子隧道”，将该单元信息擦除，而其他未通电流的单元内容保持不变。可见E2PROM比EPROM更为方便，但它仍需在专用的写入器中擦除改写。,3.7.2 存储器,20世纪80年代中期，研制出一种快擦写型存储器(Flash Memory)。它具备RAM与ROM的所有功能，而且功耗低、集成度高，发展前景非常广阔。这种器件沿用了EP

41、ROM的简单结构和浮栅/热电子注入的编程写入方式，又兼备E2PROM的可电擦除特点，而且可在计算机内进行擦除和编程写入。因此称为快擦写型电可重编程，即Flash EEPROM。 现阶段，Flash EEPROM正被用来取代EPROM和E2PROM。其进一步的应用前景，可望部分地取代磁盘存储器。因为这种芯片具有非易失性，当电源断开后仍能长久保存信息，属于非易失性半导体存储器，不需后备电源。,3.8 基本时序电路,时序电路是既包含门电路，又包含记忆电路的电路。时序电路自打开主机电源之后就产生了，以后就不断地产生。时间原点是由启停线路发出的第一个完整时钟脉冲开始，直到关闭主机，切断电源。从空间上说，

42、时序电路产生多路信号，引至不同逻辑部件的不同引脚，起不同作用。从时间上说，每一路信号都是由一个或若干矩形脉冲组成的。每一路信号的脉冲宽度一般不同，同一路信号不同时刻的脉冲宽度也可能不同。各路信号配合工作，完成一系列操作，执行一条又一条指令。而各路信号都是在同一时钟脉冲PCLK(CPU内是CLK)的统一控制下产生的，因而才能同步工作。,3.8 基本时序电路,3.8.1 移位寄存器 3.8.2 计数器,3.8.1 移位寄存器,寄存器由触发器和一些控制门组成。它是计算机的一个重要部件，用于暂存数据、指令等。在寄存器中，常用的是正边沿触发的D触发器和锁存器，而不用主-从触发器。 有移位功能的寄存器称为

43、移位寄存器。在大多数移位寄存器中，要求每来一个CP，寄存器中的数向左或向右移一位。图3-30是用正沿D触发器组成的右移移位寄存器。在这里，对一个触发器来说，只有在CP正沿作用下，外部数据才能进入该寄存器。,图3-30 串行输入的移位寄存器,3.8.1 移位寄存器,图3-31(a)是双向四位移位寄存器的逻辑电路。它有左移、右移、并行输入及保持功能，采用主-从R-S 触发器作寄存元件。每个触发器的R、S 端之间设置一个反向器，使触发器的双端数据输入变为单端输入。四通道选一数据选择器根据要求完成的操作来选择输入数据。图3-31(b)是其功能表。若寄存器的操作控制信号S0S1为10，左位触发器的状态被

44、选，电路进行右移操作(每组三与门中的左数第一个)；若S0S1=01，右位状态被选，电路执行左移操作(每组三与门中的左数第三个)；若S0S1=11，并行输入数据被选，电路执行并行输入操作(每组三与门中的左数第二个)；若S0S1=00，在CP作用下，本位触发器的状态又被送回本位触发器中去，电路状态保持不变(每组三与门中的左数第四个)。,(a) 四位移位寄存器,图3-31 四位移位寄存器电路和功能表,3.8.1 移位寄存器,下面再举一个使用移位寄存器制作可编程序分频器的例子，如图3-32所示。用它可实现N+1除法，N是分频数，其值为17。本例中，N用三输入译码器来设置。三输入译码器有3个输入端和8个

45、输出端，输入的数据译码后，只有一个输出为0，其余7个输出均为1。两片某种四位右移寄存器和组成8位右移移位寄存器。该移位寄存器的S0S1=00时，执行并行输入操作；当S0S1=01时，执行右移操作。分频器工作前先清零。移位寄存器在清零后，因S0S1=00，电路执行并行输入操作。因输入的数据来自译码器的输出，故其中只有1位是0，其余7位均为1。之后，大多数情况下，S0S1=01，电路将执行右移操作。当右移到某一次时，又出现S0S1=00状态，于是重复以上过程。,图3-32 可编程序分频器电路,3.8.2 计数器,计数器也是计算机中的一种常用部件。如运算器在做乘除法运算时，需要控制加减次数，使得乘除

46、法能正确进行；在控制器中需要对指令地址进行计数，以便在执行完一条指令后，按新的地址取出下一条指令。 计数器一般包括3个部分：一个寄存器、一个能完成计算的逻辑线路、一个按一定频率出现的计数脉冲。对于每个计数脉冲，计算逻辑把寄存器中存放的数加上k(k一般可以是1、2，或-1)，并把计算结果送入寄存器。下面介绍加1计数器。,3.8.2 计数器,1. 计数器分类 根据计数器在加1后，每位向高位产生的进位方法(也就是加1后计数器每位数字形成的方法)，计数器可分为异步计数器(也称串行计数器或脉冲进位型计数器)和同步计数器(也称电位计数器)。在异步计数器中，高位触发器的时钟信号是由低一位的触发器的输出来提供

47、的，高位触发器的翻转有待低一位触发器翻转后才能进行。因此计数速度较低，而且位数越多，计数速度越低。由于各触发器不是在同一时间翻转的，因此各触发器输出之间存在着偏移，若对计数器输出进,3.8.2 计数器,行译码，译码器输出就会出现毛刺。计数器的位数越多，偏移越大，毛刺就越宽。异步计数器的优点是结构简单。同步计数器中各触发器的时钟信号是由同一脉冲来提供的，因此各触发器是同时翻转的，不存在触发器时钟到输出的传输延迟的积累，它的工作频率比异步计数器高。此外，由于各触发器是同时翻转的，输出波形的偏移不超过各触发器时钟到输出的传输延迟之差。同步计数器的缺点就是结构较复杂。,3.8.2 计数器,2. 异步计

48、数器 我们用4个D 触发器构成一个四位二进制计数器，计数脉冲CK只输入到最低一位D 触发器，其余触发器是利用它的下一级的Q 输出端的正跳变来实现计数的。所以每一级的翻转有赖于所有下一级的依次翻转来完成，如图3-33所示。,图3-33 异步计数器,3.8.2 计数器,3. 同步计数器 同步计数器中各触发器的时钟信号是由同一脉冲来提供的。这里介绍3种同步计数器：计数后本位之值(1或0)根据本位与本位之后各位的原有值直接产生；计数后本位之值根据本位原有值与本位相邻的低位进位直接产生；当位数较多时，将计数器分组，组内仍用本位原有值与相邻低位进位的方法得到一个初始值，再与其所有低位各组的同时进位相加，得

49、到最后的本位结果。每位计数器都有一个计数后本位应得结果的逻辑电路。当计数脉冲到来后，便将各位逻辑电路的输出同时打入对应位。,3.8.2 计数器,下面举三个例子，分别说明三种同步计数器的设计方法。 (1)设计一个三位计数器。计数脉冲到来后，各位的值(0或1)根据本位与各低位原有值产生。使用的基本元件仍是D触发器，3个D触发器的输出端从高位到低位依次为QC、QB、QA。计数器带有清0功能和并行输入功能。 列出计数器功能表，如图3-34(a)所示。 列出计数状态下，计数脉冲序列与计数器输出状态的关系，如图3-34(b)所示。,3.8.2 计数器,根据图3-34(a)，得到输出至D触发器CP端的计数脉

50、冲的逻辑表达式为：CP=GCK 根据图3-34(b)，得到输出至D触发器D端的数据的逻辑表达式如下： A (第一位触发器)：DA=PA+PQA B (第二位触发器)：DB=PB+P(QBQA+QBQA) C (第三位触发器)：DC=PC+P(QCQBQA+ QCQB+ QCQA) 由CP、DA、DB 和DC 表达式，画出带预置输入的同步计数器逻辑电路，如图3-34(c)所示。,图3-34 同步计数器1,3.8.2 计数器,(2)设计一个三位计数器。计数后本位之值根据本位原有值与本位相邻的低位进位直接产生。使用的基本元件仍是D 触发器，3个D 触发器的输出端从高位到低位依次为QC、QB、QA。

51、列出计数器功能表，如图3-35(a)所示。 列出计数状态下计数脉冲序列与计数器输出状态的关系，如图3-34(b)所示。 根据图3-35(a)，得到输出至D触发器CP端的计数脉冲的逻辑表达式为：CP=GCK 根据计数脉冲序列与计数器输出状态的关系，得到输出至D 触发器D 端的数据的逻辑表达式如下。,3.8.2 计数器,A (第一位触发器)：DA=QA，向高位（B）的进位为J1=QA。 B (第二位触发器)：DB= QBJ1+QBJ1 ，向高位(C)的进位为J2=QBJ1。 C (第三位触发器)：DC= QCJ2+QCJ2) 根据所得的CP、DA、DB 和DC 表达式，画出同步计数器的逻辑电路，如

52、图3-35(b)所示。,图3-35 同步计数器2,3.8.2 计数器,(3)快速计数器。上述电位进位型计数器克服了脉冲进位型计数器存在的问题，因而获得了广泛的应用，但由于当计数器位数较多时，产生进位通过的级数仍然比较多，因此最高工作频率也比较低。若要提高计数器的最高工作频率，除了采用更快的组件外，必须减少产生进位的级数。由于受到门输入端数和触发器输出负载能力的限制，我们不能根据推导出来的输入到触发器D端的逻辑表达式，直接画出计数器的逻辑图。为此要采用分组的方法。以18位计数器为例，把18位分成6组，每组3位。,3.8.2 计数器,当第一组3位均为1，产生第一小组进位。当第二、第三、第四、第五小

53、组，任何一组的3位均为1时，便可能会产生进位。第一小组的进位是向第二小组的进位；当第一小组与第二小组都有进位时，便会向第三小组进位；同理，当第一小组、第二小组、第三小组都有进位时，便会向第四小组进位；依此类推。由此先写出以下几个逻辑表达式，然后，就可以根据这几个逻辑表达式画出快速计数器的逻辑图。,3.8.2 计数器,在移码表示中，0有唯一的编码，即+0移=-0移=10000。而且机器零的形式为000000。即当浮点数的阶码-2n时，不管尾数值大小时，都属于浮点数下溢，被认为其值是0，此时，移码表示的阶码值正好是每一位都为0的形式，与补码0完全一致。这有利于机器中的判0线路。 每组可能产生进位的

54、条件 第一组：C1=Q13Q12Q11 第二组：C2=Q23Q22Q21 第三组：C3=Q33Q32Q31 第四组：C4=Q43Q42Q41 第五组：C5=Q53Q52Q51,3.8.2 计数器,每组必然产生进位的条件 第一组：K1=C1 第二组：K2=C2C1=C2K1 第三组：K3=C3C2C1=C3K2 第四组：K4=C4C3C2C1=C4K3 第五组：K5=C5C4C3C2C1=C5K4 每组组内产生进位的条件 第I 组第一位：Pi1= Qi1(i=1)或Pi1= Qi1Ki-1(当i1) 第I 组第二位：Pi2= Qi2Pi1(i1) 第I 组第三位：Pi3= Ki (i1),3.8

55、.2 计数器,当一个计数脉冲到来后，每一位应得到的值Di，是本位原来值与低位向它的进位的半加值。若该位是小组的最低位，进位来自低位小组，当所有低位小组均会产生进位时，才会有此进位；若该位不是本小组的最低位，那么，进位来自本组内该位相邻的低位。 当i=1时为第一组 D11=Q11 D12=Q12 P11=Q12 Q11 D13=Q13 P12=Q13 (Q12P11)=Q13 (Q12Q13),3.8.2 计数器,当i=2时为第二组 D21=Q21 K1 D22=Q22 P21=Q22 Q21K1 D23=Q23 P22=Q23 (Q22P21)=Q23 (Q22Q21K1) 当i=3时为第三组

56、 D31=Q31 K2 D32=Q32 P31=Q32 Q31K2 D33=Q33 P32=Q33 (Q32P31)=Q33 (Q32Q31K2),2.3.5 十进制数的编码与运算,现在画出计数器前3组的电路图，如图3-36所示。 当位数相同时，该计数器最高工作频率比上述电位进位型计数器最高工作频率高得多。因此称这种计数器为快速计数器。,2.3.5 十进制数的编码与运算,现在画出计数器前3组的电路图，如图3-36所示. 当位数相同时，该计数器最高工作频率比上述电位进位型计数器最高工作频率高得多。因此称这种计数器为快速计数器。,图3-36 快速计数器前3组电路图,3.9 阵列逻辑电路,阵列逻辑电

57、路近些年来得到了迅速的发展。所谓阵列，是指逻辑元件在硅片上以阵列形式排列。这种电路具有设计方便、芯片面积小、产品成品率高、用户自编程、减少系统的硬件规模等优点。,3.9 阵列逻辑电路,3.9.1 阵列逻辑组件 3.9.2 ROM 3.9.3 可编程序逻辑阵列（PLA）,3.9.1 阵列逻辑组件,读/写存储器(Random Access Memory，RAM)是一种典型的阵列逻辑电路，它的存储单元排列成阵列形式。 只读存储器(Read Only Memory，ROM)也是一种重要的阵列逻辑电路，主要由全译码的地址译码器和存储单元体组成，前者是一种与阵列，后者则是或阵列。存储体中写入的信息是由用户

58、事先决定的，因此是用户可编程的；而地址译码器则是用户不可编程的。 可编程序逻辑阵列(Programmable Logic Array，PLA)是ROM的变种，也可以说是一种新型的ROM。它和ROM的不同之处是PLA的与阵列、,3.9.1 阵列逻辑组件,或阵列都是用户可编程的。PLA在组成控制器、存储固定函数以及实现随机逻辑中有广泛的应用。 可编程序阵列逻辑(Programmable Array Logic，PAL)也是ROM的变种，它和ROM的不同之处是PAL的与阵列是用户可编程的，而或阵列是用户不可编程的。PAL在计算机中也有广泛的应用。 可编程门阵列(Programmable Gate A

59、rray，PGA)是一种逻辑很强的阵列逻辑电路。在芯片上制作了排成阵列形式的门电路，根据用户需要对门阵列中的门电路进行互联，以实现所需要的逻辑功能。,3.9.1 阵列逻辑组件,可编程宏单元阵列(Programmable Macrocell Array，PMA)是一种比PGA功能更强、集成度更高的阵列电路，在芯片上排列成阵列的除门电路外还有触发器、加法器、寄存器以及ALU等。 一般把除读/写存储器以外的阵列逻辑电路统称为可编程序逻辑器件(Programmable Logic Devices，PLD)。限于篇幅，下面只介绍ROM和PLA器件。,3.9.2 ROM,存储器中存放信息的单元是存储单元，

60、它是由若干个二进制信息组成的，叫做“字”，每个二进制信息称为“位”。为了寻找存入存储器中的字，给每个字以编号，称为地址码，简称地址。 ROM主要由地址译码器和存储单元体组成，如图3-37所示。由于它工作时只是读出信息，因此可以通过设置或不设置如三极管、二极管、熔丝等元件来表示存入的二进制信息，它的存储单元和读出线路都比较简单。 图3-38(a)是以熔丝为存储元件的84ROM(通常以字线位线来表示存储器的存储容量)的原理图。它以保留熔丝表示存入的是0，以熔断熔丝表示存入的是1。例如，存入字1的内容是1011。,图3-37 ROM的结构,图3-38 (a) 熔丝型84ROM原理,3.9.2 ROM

61、,ROM的地址译码是与门的组合，它的输出是全部地址输入的最小项。可以把译码器表示成如图3-38(b)所示的与阵列，图中与阵列水平线和垂直线交叉处的点表示有与的联系。存储单元体实际上是或门的组合，ROM的输出数即或门的个数。译码器的每个最小项都可能是或门的输入，但是，某个最小项能否成为或门的输入取决于存储信息，因此存储单元体可看成一个或阵列。根据上述分析，可以从另一个角度来看ROM的结构：它由两个阵列组成，即与门阵列和或门阵列，其中或的内容是由用户设置的，因而它是可编程的，而与阵列是用来形成全部最小项的，因而是不可编程的。,图3-38 ROM结构,3.9.2 ROM,利用多个ROM芯片可以进行字

62、数扩展和位扩展。可用ROM来产生多变量多输出的组合逻辑函数。只要把所要实现的函数用真值表表示，把函数的输入作为ROM的地址输入，把函数的输出作为ROM的输出，把真值表作为ROM的存储内容，ROM就可以产生组合逻辑函数。n个变量m个输出函数可用容量为2nm 的ROM来实现。用ROM代替组合逻辑的优点是无须对函数表达式进行化简，真值表的内容只是原封不动地装入ROM。此外，可使印刷电路板布局规整，便于设计实现。由于在ROM内部产生的是n个变量的全部2n个最小项，因此用ROM来实现逻辑函数时，某些不用的最小项可能会闲置不用，这样硅芯片面积利用不充分，这是它的缺点。,3.9.3 可编程序逻辑阵列,当用户

63、要存入ROM的字数少于ROM所能提供的字数时，ROM中有许多存储单元便会闲置不用，因而造成管芯面积的浪费。此外，在ROM中，地址和字之间有一一对应的关系，对任何一个给定地址只能读出一个字，因此，即使有若干个字的内容一样，也无法节省单元。PLA是一种特殊的只读存储器，它较好地解决了ROM的上述缺点，用较少的存储单元就能存储大量的信息。同时，PLA在计算机微程序控制、组合及时序函数的产生、代码转换方面得到了广泛的应用。 现在通过把一张信息表(见表3-1)存入PLA的过程来说明其原理。,表3-1 一张信息表,3.9.3 可编程序逻辑阵列,根据表3-1写出逻辑表达式(通常是用一个与或表达式，即使输出为

64、1的所有最小项的或)，并进行化简，可得下列结果。其中，X 为任意值。（请见书上P87P88，公式组 3-36、3-37、3-38） 最后，把式(3-36)的逻辑函数画成如图3-39所示的逻辑图，它就是一个存入表3-1所示信息的PLA。 由图可知，PLA也由两部分组成。上半部分是一个形成P 项的二极管与阵列(即译码阵列)，它和ROM的译码器相当，9条P 线称为PLA的字线；下半部分是形成输出F 的三极管或阵列(即存储阵列)，它相当于ROM的存储矩阵。,3.9.3 可编程序逻辑阵列,显然，若用ROM来存储表3-1，则ROM的与矩阵容量应为168，其或矩阵应为168。若用PLA来存储表3-1，则PL

65、A的与矩阵容量只需98，其或矩阵容量只需98。可见，用PLA表存储信息，它所需要的存储容量往往要比ROM小。 图3-39所示PLA的读出过程是：若X3X2X1X0=1001，则字线P0、P6、P8均被选中，其余字线均未被选，再经存储矩阵，得F0、F4、F6为1，其余输出均为0。PLA的输出就和表3-1所示一样。,图3-39 存储表3-1所示信息表的PLA,3.9.3 可编程序逻辑阵列,在分析了信息是如何存入PLA以及如何从PLA读出后，可以把PLA的特点归纳如下。 (1)在ROM中，地址译码器(与阵列)是完全译码器，它提供了输入的全部最小项，每个地址对应一个字，译码器是用户不可编程的。而PLA

66、，虽然也有一个地址译码器(即与阵列)，但它是一个非完全译码器，它的输出不是输入变量的最小项，而是某些输入变量的乘积项，乘积项的个数小于(或等于)2n。此外，这个译码器是用户可编程的。因此，PLA的与矩阵比ROM的与矩阵节省了许多元件，因而节省了管芯面积。,3.9.3 可编程序逻辑阵列,(2)在ROM中，地址和字是一一对应的，对于任一给定的地址，只能读出一个字。而在PLA中，一个地址可以同时(即并行地)读出两个或两个以上的字(即P项)，在PLA输出端，所得的是读出字的或。此外，多个地址码能访问同一个P项。这样，PLA就能用较少的单元存储较多的信息。 (3)在ROM中，信息表是原封不动地装入存储阵列中的。在PLA中，存储信息不是原封不动地装入的，而是经过简化、压缩后装入的，它和信息表不再是简单的一一对应关系了。,3.9.3 可编程序逻辑阵列