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1、中央民族大学数字电子课程设计小组成员： 中央民族大学课程设计任务书课程名称：电子技术课程设计题目：串行数据检测器电路设计 专业班级： 学生姓名： 指导老师： 审批： 任务书下达日期：2012年11月15日设计完成 日期：2012年12月12日中央民族大学目录一.设计内容与设计要求1二. 设计总体思路、基本原理和框图2三. 单元电路设计（各单元电路图）13四. 总电路设计（总电路图）15五. 安装、调试步骤16六. 故障分析与电路改进17七. 总结与设计调试体会21八附录（元器件清单）22九参考文献24十.课程设计成绩评分表25中央民族大学一：设计内容与设计要求1、设计内容设计一个串行数据检测器
2、。要求：连续输入3个或3个以上的1时输出为1，其他输入情况下输出为0。2、设计要求：a. 设计思路清晰，给出整体设计框图；b 程序编写简洁，要求给出关键的注释；c 下载程序到FPGA开发板，调试程序；e 写出设计报告；3、主要设计条件a.quartusii_60开发环境；b. FPGA开发板。二. 设计总体思路、基本原理和框图1.基本原理：JK触发器原理: J KQ主从SRQQQCLK10110111011000101101100111000000XXXX主从JK触发器的逻辑功能表 JK说 明00保持010复位101置位11计数2、分析方法a、逻辑抽象，得出电路的状态转换图或状态转换表1.分析
3、给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。通常取原因（或条件）作为输入逻辑变量，取结果作输出逻辑变量；2.定义输入、输出逻辑状态和每个电路状态的含义，并将电路状态顺序编号；3.按照题意列出电路的状态转换表或画出电路的状态转换图。b、 状态化简 若两个电路状态在相同的输入下有相同的输出，并且转换到同样的一个状态去，则称这两个状态为等价状态。等价状态可以合并，这样设计的电路状态数少，电路越简。c、 状态分配状态分配也叫状态编码1.确定触发器的数目n ；2.确定电路的状态数M ，应满足2n1M2n;3.进行状态编码，即将电路的状态和触发器状态组合对应起来。d、选定触发器的类型，求出电路
4、的状态方程、驱动方程和输出方程1. 选定触发器的类型；2. 由状态转换图（或状态转换表）和选定的状态编码、触发器的类型，写出电路的状态方程、驱动方程和输出方程。e 、根据得到的方程式画出逻辑图f、 检查设计的电路能否自启动若电路不能自启动，则应采取下面措施：1. 通过预置数将电路状态置成有效循环状态中；2. 通过修改逻辑设计加以解决C、框图 3.总体思路:a、首先进行逻辑抽像：取输入数据为输入变量，用X表示；取检测结果为输出变量，用Y表示。设电路在没有输入1以前的状态为S0，输入一个1以后的状态为S1，连续输入二个1以后的状态为S2，连续输入3个或三个以上1以后的状态为S3。若以S表示电路的现
5、态，以S*表示电路的次态依据设计要求便可得到表a-1状态转化表和a-2状态转化图。表a-1S*/YSXS0S1S2S30S0/0S0/0S0/0S0/01S1/0S2/0S3/1S3/1图a-2 b.进行状态化简：比较一下Q2和Q3这两个状态便可发现，他们在同样的输入状态下有同样的输出，而且转换后得到同样的状态。因此Q2和Q3是等价状态，可以合并为一个。从物理概念上也不难理解，当电路处于Q2状态时表明已经输入了二个1。如果在电路转换到Q2状态的同时输入也改换为下一位输入数据（当输入数据来自移位寄存器的串行输出，而且移位寄存器和数据检测器由同一时钟信号操作时，就工作在这种情况），那么只要下个输入
6、为1，就表明连续输入3个1了，因而无需再设置一个电路状态，于是就得到了图a-3所示化简后的状态转换图。 图a-3c.状态分配：在电路状态M=3的情况下，根据式：可知，应取触发器的位数n=2。d. 选定触发器的类型，求出电路的状态方程、驱动方程和输出方程：如果取触发器状态Q1Q0的00、01和10分别代表S0、S1和S2，并选定JK触发器组成这个检测电路，则可从状态转换图画出电路次态和和输出的卡诺图：将图a-4所示的卡诺图分解为分别表示S1*，S0和Y的三个卡诺图：经过化简后得到电路的状态方程:由上式得驱动方程：输出方程：e.根据得到的方程式设计出电路逻辑图f. 检查设计的电路能否自启动：将状态
7、“11” 代入状态方程和输出方程，分别求X=0/1下的次态和现态下的输出，得到：由状态转换图a-6可知，此电路可以自启动。由于电路有输入信号，故为米利型时序逻辑电路。图a-6三. 单元电路设计（各单元电路图）本设计中中用到的单元电路为JK触发器，其电路逻辑图如下图所示：电路结构：逻辑符号：四. 总电路设计（总电路图）根据得到的方程式设计总电路图如下图：图a-5五. 安装、调试步骤1.Quartus2文本输入并仿真：程序代码：波形图：六. 故障分析与电路改进设计的逻辑电路图6.3中：图6.3增加一个D触发器( 上升沿触发, JK触发器为下降沿触发) , 将检测数据时确定的电路状态延迟至输入改换为
8、下一位输入数据时再行输出。也就是说, 使电路状态信息的输出与输入数据的改换同步。修改后的电路如图6.8所示：图6.8 状态信息输出与输入数据改换同步的检测器七. 总结与设计调试体会本次课程所设计的是串行数据检测电路。通过这次课程设计让我们了解了更多关于数字电子计数的知识，为今后的学习打下了坚实的基础。这个电路设计是关于时序逻辑电路的设计。在时序逻辑电路的设计中,状态化简不会改变电路的逻辑功能,不可能使电路产生错误输出。为保证串行数据检测器可靠、正常地工作,可在一般设计方法的基础上,依具体情况灵活处时序逻辑电路简称时序电路。时序电路有两大类：同步时序电路和异步时序电路。在同步时序电路中，有一个公
9、共的时钟信号，电路中各记忆元件受它统一控制，只有在该时钟信号到来时，记忆元件的状态才能发生变化，从而使时序电路的输出发生变化，而且每来一个时钟信号，记忆元件的状态和电路输出状态才可能改变一次。如果时钟信号没有到来，输入信号的改变不能引起电路输出状态的变化。在异步时序电路中，电路没有统一的时钟信号，各记忆元件也不受同一时钟控制，电路的改变是由输入信号引起的。本次课程设计的思想是设计设计一个串行数据检测电路，当连续出现三个或三个以上的1时，检测输出信号为1，其余情况下的输出信号为0。总共有六个步骤来设计，分别是原始状态转换图、状态转换表；状态化简； 状态分配；选定触发器类型、确定激励和输出函数表达
10、式；根据得到的方程式画出逻辑图；检查设计的电路能否自启动。八附录（元器件清单）1.JK触发器2.非门3.与门程序代码verilog：module cxsj(x,clk,r,cout,y);/*x数据输入变量，clk时钟信号，r重置检测器，cout加法计数，y检测结果输出变量*/input x,r,clk;output y;output 4:0cout;reg y;reg 4:0cout;always (negedge clk)beginif(r | !x)/重置检测器begincout=0; y=0;endelse if(x)/计数begincout=cout+1;if(cout!=5b00000 & cout!=5b00001 & cout!=5b00010)/数据检测beginy=1;endendendendmodule九参考文献1 唐志宏数字电路与系统大连理工大学城市学院电子技术研究室 2 阎石、王红编数字电子技术第五版 3 蔡惟铮电子技术基础试题精选与答题技巧哈尔滨工业大学出版社出版4 胡晓光、崔建宗、王建华数字电子技术基础 5 陈志武主编数字电子技术基础辅导教案西北工业大学出版社6 曹林根数字逻辑上海交通大学出版社18中央民族大学
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