EDA课程设计报告5位整数乘法器设计

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1、哈尔滨工业大学（威海）信息科学与工程学院EDA课程设计报告有符号5位整数乘法器设计与制作指导老师：学生班级：学生姓名：学生学号：目 录1.课程设计的性质、目的和任务32.题目要求33.设计步骤43.1整体原理框图：43.2乘法器整体电路原理图：43.3输入模块：43.4运算模块：53.5显示控制模块：83.6显示模块：94.整体仿真145. 调试中遇到的问题及解决的方法156.心得体会157.建议：151.课程设计的性质、目的和任务创新精神和实践能力二者之中，实践能力是基础和根本。这是由于创新基于实践、源于实践，实践出真知，实践检验真理。实践活动是创新的源泉，也是人才成长的必由之路。通过课程设

2、计的锻炼，要求学生掌握电路的一般设计方法，具备初步的独立设计能力，提高综合运用所学的理论知识独立分析和解决问题的能力，培养学生的创新精神。2.题目要求设计一个两个5位数相乘的乘法器。用发光二极管显示输入数值，用7段显示器显示十进制结果。乘数和被乘数分两次输入。在输入乘数和被乘数时，要求显示十进制输入数据。输入显示和计算结果显示，采用分时显示方式进行，可参见计算器的显示功能时钟结果寄存累加器相乘逻辑移位寄存移位寄存被乘数乘数3.设计步骤3.1整体原理框图：输入模块运算模块显示控制模块显示模块3.2乘法器整体电路原理图：3.3输入模块：模块说明：由 CH,DH控制数据的输入，由SHUJU端输入数据

3、，当CH,DH为0，0时输入被乘数，由输出端A输出，当按下“乘号键CH”即CH,DH为1，0时输入乘数，由输出端B输出，当RESET为0时输出端清零。VHDL程序代码如下：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY shuru IS PORT(CH,DH,RESET,CLK:IN STD_LOGIC; shuju:IN STD_LOGIC_VECTOR(4 DOWNTO 0); A,B:OUT STD_LOGIC_V

4、ECTOR(4 DOWNTO 0);END shuru;ARCHITECTURE behave OF shuru IS BEGIN PROCESS(CH,DH,shuju,RESET,CLK) BEGIN IF CLKEVENT AND CLK=1 THEN IF RESET=1 THEN A=00000; B=00000; ELSE IF CH=0 AND DH=0 THEN A=shuju; ELSIF CH=1 AND DH=0 THEN BA0,B=B0,C=C1,D=D1,FH=FHW); U2:MUL PORT MAP(E=C1,F=D1,Q=OUT1); U3:sfcz PORT

5、 MAP(Q=OUT1,FHO=FHW,CJO=CJ);END BEHAVE;数字与符号分离子模块：程序代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY sffl ISPORT(A,B:IN STD_LOGIC_VECTOR(4 DOWNTO 0); FH:OUT STD_LOGIC; C,D:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END sffl;ARCHITECTURE behave

6、OF sffl ISBEGIN C=A(3 DOWNTO 0); D=B(3 DOWNTO 0); FH=A(4) XOR B(4);END behave;乘法运算子模块：程序代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY MUL IS PORT(E,F:IN STD_LOGIC_VECTOR(3 DOWNTO 0); Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END MUL;ARCHIT

7、ECTURE behave OF MUL IS SIGNAL Q1:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL Q2:STD_LOGIC_VECTOR(4 DOWNTO 0); SIGNAL Q3:STD_LOGIC_VECTOR(5 DOWNTO 0); SIGNAL Q4:STD_LOGIC_VECTOR(6 DOWNTO 0); SIGNAL FF0:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL FF1:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL FF2:STD_LOGIC_VECTOR(3 DOWN

8、TO 0); SIGNAL FF3:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINFF0=F(0)&F(0)&F(0)&F(0);FF1=F(1)&F(1)&F(1)&F(1);FF2=F(2)&F(2)&F(2)&F(2);FF3=F(3)&F(3)&F(3)&F(3);Q1=E AND FF0;Q2=(E AND FF1)&0;Q3=(E AND FF2)&00;Q4=(E AND FF3)&000;Q=Q1+Q2+Q3+Q4;END behave;数字与符号重组子模块：程序代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;U

9、SE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY sfcz ISPORT(Q:IN STD_LOGIC_VECTOR(7 DOWNTO 0); FHO:IN STD_LOGIC; CJO:OUT STD_LOGIC_VECTOR(8 DOWNTO 0);END sfcz;ARCHITECTURE behave OF sfcz IS BEGIN CJO=FHO & Q; END behave;3.5显示控制模块：模块说明：当CH,DH为0，0时显示被乘数，当按下“乘号键CH”即CH,DH为1，0时显示乘数，当按下

10、“等号键DH”即CH,DH为1，1时显示乘积。 VHDL程序代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY xskz ISPORT(CH:IN STD_LOGIC; DH:IN STD_LOGIC; CLK:IN STD_LOGIC; AIN:IN STD_LOGIC_VECTOR(4 DOWNTO 0); BIN:IN STD_LOGIC_VECTOR(4 DOWNTO 0); CJIN:IN STD_LOGIC_VECTOR(8 DOWNTO 0); shuchu:OUT STD_LOGIC_VECTOR(8 DOWNTO 0);E

11、ND xskz;ARCHITECTURE behave OF xskz ISBEGIN PROCESS(CH,DH,CLK) BEGIN IF(CLKEVENT AND CLK=1)THEN IF(CH=0 AND DH=0)THEN shuchu=AIN(4)&0000&AIN(3 DOWNTO 0); ELSIF(CH=1 AND DH=0)THEN shuchu=BIN(4)&0000&BIN(3 DOWNTO 0); ELSE shuchu=CJIN; END IF; END IF; END PROCESS;END BEHAVE;3.6显示模块：模块说明：由AIN端接收要显示的二进制内

12、容，输出转换成十进制后各位对应的数码管显示代码。此模块由六个子模块组成：“输出数字与符号分离子模块”，“进制转换子模块”，“消零子模块”，“符号位数码管显示子模块”，“数字位数码管显示子模块”和“灭点子模块”。 此模块组成结构如下：输出数字与符号分离子模块：程序代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY outsffl ISPORT(AIN:IN STD_LOGIC_VECTOR(8 DOWNTO 0); fhout:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); shujuout:OUT STD_LOGIC_V

13、ECTOR(7 DOWNTO 0);END outsffl;ARCHITECTURE behave OF outsffl ISSIGNAL B:STD_LOGIC;BEGINBfhoutfhoutfhout=NULL; END CASE; END PROCESS;shujuout=AIN(7 DOWNTO 0);END behave;进制转换子模块：此模块是用来对结果进行二进制到十进制转换的，便于在显示数码管上显示。定义3个变量A1,A2,A3，并赋初值为0，从高到低判断输入的数据A（二进制）的各个位，首先是百位，若大于一百，则A3加1，EJZ减去100；然后是十位，若大于十，则A2加1，EJ

14、Z减去10；最后是个位，直接将EJZ剩余值赋值给A1。依次将A1,A2,A3赋值给GOUT,SOUT,BOUT输出。程序代码如下：module zhuanhuan(clk,a,bout,sout,gout);input clk;input7:0 a;output3:0 bout,sout,gout;reg3:0 A1,A2,A3,bout,sout,gout;reg7:0 aa;reg2:0 num;always(posedge clk)begincase(num) 0: begin aa7:0=a; num=1; A1=0; A2=0; A3=100) begin A3=A3+1; aa=1

15、0)&(aa100) begin A2=A2+1; aa=1)&(aa10) begin A1=aa; aa=0; end else begin num=2; end end 2: begin gout=A1; sout=A2; bout=A3; num=0; end default:num=0; endcase endendmodule消零子模块：程序代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY xiaoling ISPORT(B:IN STD_LOGIC_VECTOR(3 DOWNTO 0); S:IN STD_LOGIC_VEC

16、TOR(3 DOWNTO 0); G:IN STD_LOGIC_VECTOR(3 DOWNTO 0); BOUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); SOUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); GOUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END xiaoling;ARCHITECTURE behave OF xiaoling ISBEGIN PROCESS(B,S,G) BEGIN IF(B=0000)THEN IF(S=0000)THEN IF(G=0000)THEN BOUT=1010; SO

17、UT=1010; GOUT=1010; ELSE BOUT=1010; SOUT=1010; GOUT=G; END IF; ELSE BOUT=1010; SOUT=S; GOUT=G; END IF; ELSE BOUT=B; SOUT=S; GOUTfh_showfh_showfh_showshuzi_showshuzi_showshuzi_showshuzi_showshuzi_showshuzi_showshuzi_showshuzi_showshuzi_showshuzi_showshuzi_show=1111111; END CASE; END PROCESS;END behav

18、e;灭点子模块：4.整体仿真仿真整体波形如下：以输入被乘数-9，乘数12，输出乘积-108为例：5. 调试中遇到的问题及解决的方法1在进行整体编译时，出现芯片的逻辑资源不足而无法继续编译的问题。该问题困扰了我很长时间，一开始以为是程序不精简，但后来在同学的提醒下，发现原来在编译时没有设置软件的优化选项，从而导致逻辑资源不足，经设置后问题得以解决。2进行仿真时，发现只能显示被乘数和乘积而无法显示乘数，该问题又让我检查了很长时间，后来自己一步步仔细分析查找，终于发现原来是整体电路原理图中一根线不小心连错了，经改正后，显示结果恢复正常。6.心得体会短短的3个周的时间用来学习一门语言是比较吃力的，也很难学透。一开始做的时候确实感到无从下手，必须静下心来才能慢慢的一点一点的搞懂。经过和同学的交流认识到应先学软件，再学语言，然后设计题目的实现机构框图，最后软件实现。经过三周的电子学课程设计，从自己毫无思路到明确设计步骤，从陌生的软件和编程语言到熟练地使用，面对设计过程中出现的各种不曾预料的和困惑不解的问题耐心思考，努力独立解决。不但学习了很多知识，还锻炼了自学能力和独立思考解决问题的能力。7.建议：学校应该多开设这样自己动手的实验，提高学生的理论联系实际的能力。另外许多硬件实验我们的设备都是坏的，希望学校能加强监督与维修。15