大规模集成电路复习全集

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1、武汉大学计算机学院本科20042005学年第二学期考试试卷（A卷）课程名称：大规模集成电路（限120分钟）一 简答题（50分）1. 简述FLEX10K勺EAB吉构和作用。2. 简述FPGA中4输入查找表的结构，FPGA中设置查找表有什么好处。3. FPGA勺可编程互连有几种，为什么要设置这样几种互连。4. FPGA芯片中配置存储单元的工作原理。5. 简述JTAG边界扫描测试。二 程序设计（50分）1.设A和B为两个二进制数，A=aiao,B=bibo,用VHDL设计实现能对A和B比较的电路，要求A=B时输出黄灯亮信号,AB时输出绿灯亮信号,AB时输出红灯亮信号三种状态信号。（10分）2用VHD

2、L语言设计一个八位双向总线驱动器。（10分）3用VHDL语言设计一个3-8译码器。（10分）4. 用VHDL语言设计一个含有异步清零和异步置位的D触发器。（10分）54用VHDL语言设计一个7人表决电路，参加表决者7人，同意为1，不同意为0，同意者过半则表决通过，绿灯亮；表决不通过则红灯亮。（10分）武汉大学计算机学院本200?200?学年第二学期考试试卷（B卷）课程名称：大规模集成电路专业：信息安全1. 一填空题（20分）CPLD勺结构大多为EEPRO或FlashROM形式，所以编程后程序可以下载到，这样程序就可以长期保存，而FPGA是SRAM吉构，必须附带以保存程序信息。2. CPLD勺基

3、本结构可以看成由和两部分组成。FPGA器件的内部结构为逻辑单元阵列（LCA）。LCA由3类可编程单元组6. 成:，以及。7. FPGA器件中通用互连线是长线是二简答题（40分）1. 述FLEX10K的EAB结构和作用。2. 简述FPGA中4输入查找表的结构，FPGA中设置查找表有什么好处。3. FPGA勺可编程互连有几种，为什么要设置这样几种互连。4. 简述JTAG边界扫描测试。在FPGA器件中有如下图的RAM块，要想构造一个2KX64位RAM单元，需要多少个这样的RAM块，如何构造，画出示意图.（15分）第三题图四用VHD语言中的元件例化语句实现下面电路。（15分）U1第四题图五用VHDL语

4、言实现一个三八译码电路。（10分）武汉大学计算机学院本科20052006学年第二学期考试试卷（B卷）课程名称：大规模集成电路（限120分钟）专业：信息安全一填空题（30分，每小题3分）1、EDA的概念是2、3、RTL是指三态缓冲器的三态是指。、和4、VHDL程序设计中常用的库有.5、5TO8表示取值为；317表示取值为6、给触发器复位有和两种方法。7、定义程序包的一般结构为：8NOUT和EUFFER的区别9、任何的组合电路，可以用电路实现；任何的时序电路都可由电路加上构成。10、过程中参数需要有工作模式的原因是二简答题（30分，每小题6分）1时序仿真和功能仿真的区别。2时钟信号和复位信号等全局

5、性信号为什么用长线来实现?3逻辑单元LE包括哪几个部分？4什么是固有延时？什么是惯性延时？5什么是同步时序电路和异步时序电路?三利用面积优化法对下面程序进行优化。（10分）libraryIEEE;uselEEE.std_logic_1164.all;useIEEE.std_logic_arith.all;useIEEE.std_logic_unsigned.all;entitymul1isPort(a,b,c,d:inINTEGERRANGE0TO7;sel:instd_logic;result:outINTEGERRANGE0TO7);endmul1;architectureBehavofm

6、ul1isbeginprocess(aO,a1,sel,b)beginif(sel=0)thenresult=a+b:elseresult=c+d;endif;endprocess;endBehav;四程序设计（30分）1、设计一个16宽度的双向总线驱动电路。（10分）2、设计一个带有同步并行预置功能的8位右移一位寄存器。（10分）3、用元件例化法描述图1和图2组成的电路。（10分）图1武汉大学计算机学院本科20062007学年第二学期考试试卷（A卷）课程名称：大规模集成电路(限120分钟)一填空题(30分，每小题3分)1、定义TIMER为整型变量，取值范围为0-255,VHDL的语句为：va

7、riabletimer:integerrange0to255;2、JTAG包括TDI、TDOTMSTCKTRST五个弓I脚。3、在ISE中建立一个工程文件，如果要锁定使用的引脚，需要建立一个用户用户约束文件(UCF文件)文件。4、进程之间的通信是通过信号来实现的。5、singlea:stdogic_vector(7downto0)贝9a的最高位是a(7)6资源优化有资源共享、逻辑优化和串行优化三种方法。7、元件例化语句由两部分组成，前一部分对一个设计实体定义为一个元件第二部分此元件与当前设计实体的连接说明8、关键路径优化法的主要目的是减少从输入到输出经过的延时最大(长)路径的时延。9、任何的组

8、合电路，可以用与、或、非基本门电路电路实现；任何的时序电路都可由组合电路构成。10、关系操作的结果为BOOLEAN数据类型；逻辑操作可以使用_BIT、BOOLEAN、STD_LOGIC数据类型。二简答题(30分，每小题5分)1可编程芯片的可编程体现在哪几个方面？(2) 要点：(1)内部组合逻辑单元可编程；内部连线可编程；IO单兀可编程；全局时钟、全局复位信号等。2谈一谈你对IP核的认识。(2) 要点：(1)IP核具有自主知识产权；以硬件描述语言描述；实现特定功能；可以集成与其他的用硬件描述语言描述的系统。3逻辑单元LE包括哪几个部分？(2) 要点：(1)1个4输入的LUT;1个带有同步使能的可

9、编程触发器；1个进位链；（4）1个级连链。什么是固有延时？什么是传输延时？要点：固有延时也称为惯性延时，是任何电子器件都存在的一种延时特性，固有延时的主要物理机制是分布电容效应，分布电容具有吸收脉冲能量的效应。4 利用LUT如何实现一个四输入函数。要点：LUT是lookuptable（查找表）的缩写，它是用逻辑芯片内部的SRAM来构成逻辑函数发生器，SRAM内存储真值表，真值表是函数所有取值的集合，一个N输入LUT可以实现N个输入变量的任何逻辑功能。5 四输入函数的LUT实现过程图（略）寄存器配平为什么能够提高电路的运行速度？要点：一个设计项中，如果包含逻辑块的延时差别过大，其总体工作频率取决

10、于延时最大的模块，从而导致设计的整体性能受到限制。可以将大的延时部分（T1）划分一部分到小延时部分（T2）,原系统的速度由T1决定，减小T1可以提高电路的运行速度。利用流水线技术对下面程序进行优化。（10分）libraryIEEE;useIEEE.std_logic_1164.all;useIEEE.std_logic_arith.all;useIEEE.std_logic_unsigned.all;entitydmul1isPort(a0,a1,a2,a3:instd_logic_vector(7downto0);result:outstd_logic_vector(width-1downt

11、o0);enddmul1;architectureBehavofdmul1isconstantwidth:=64;beginprocess(a0,a1,a2,a3)result=a0*a1*a2*a3;endprocess;endBehav;优化：libraryIEEE;useIEEE.std_logic_1164.all;useIEEE.std_logic_arith.all;useIEEE.std_logic_unsigned.all;entitydmul1isPort(a0,a1,a2,a3:instd_logic_vector(7downto0);result:outstd_logic

12、_vector(width-1downto0);enddmul1;architectureBehavofdmul1isconstantwidth:=32;signaltmp1:std_logic_vector(15downto0);signaltmp2:std_logic_vector(23downto0);signaltmp3:std_logic_vector(31downto0);beginprocess(a0,a1,a2,a3)tmp1=a0*a1*a2*a3;tmp2=tmp1*a2;tmp3=tmp2*a3;result=tmp3;endprocess;endBehav;四VHDL程

13、序设计(30分)1、设计一个64位宽度的双向总线驱动电路。(10分)参考程序:libraryIEEE;useIEEE.STD_LOGIC_1164.all;entitybidirisPort(dir,en:instd_logic;a,b:inoutstd_logic_vegtor(width-1downto0);endbidir;architectureart1ofbidirisSignalaout,bout:std_logic_vegtor(width-1downto0);Constantwidth:=64;BeginProcess(a,dir,en)BeginIf(en=1)and(dir

14、=1)thenbout=a;Elsebout=“zzzzzzzz”;Endif;B=bout;Endprocess;Process(b,dir,en)BeginIf(en=1)and(dir=0)thenaout=b;Elseaout=“zzzzzzzz”;Endif;a=aout;Endprocess;endart1;2、设计一个带异步复位和可预置初值的10进制加1计数器。（10分）参考程序：libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;ent

15、itycounterisPort(a:instd_logic_vector(3downto0);load:instd_logic;reset:instd_logic;count:outstd_logic_vector(3downto0);clk:instd_logic);endcounter;architectureBehavioralofcounterisbeginprocess(reset,clk)ifreset=1thencount=0000elsifclkeventandclk=1thenbeginifload=1thencount1001thencount=0000;elsecoun

16、t=count+1;endif;endif;endprocess;endBehavioral;10分）3、设计一个带进位位的8位二进制全加器电路参考程序：libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entityadd8isPort(a:instd_logic_vector(0to7);b:instd_logic_vector(0to7);ci:instd_logic;cout:outstd_logic;sum:outstd_logic_vect

17、or(0to7);endadd8;architectureBehavioralofadd8isvariabletmp:std_logic_vector(0to8);beginprocess(a,b)begintmp:=0&a+0&b;tmp:=tmp+ci;cout=tmp(8)；sum=tmp(7:0);endprocess;endBehavioral;武汉大学计算机学院本科20072008学年第二学期考试试卷（A卷）课程名称：大规模集成电路（限120分钟）一填空题（每空1分，共30分）3. SOC是指单片系统（片上系统）。4. LUT是指查找表，一个4输入的LUT需要16bit存储空间。5

18、. MAX700中16个宏单元组成一个LAB6. FLEX10I由嵌入式阵列块，逻辑阵列块，快速通道和I/O系统四部分组成。在可编程电路的逻辑表示中表示未连接，I表示固定连7. 综合器的综合步骤自顶层向低层依次为：自然语言综合,行为综合,逻辑综合和结构（版图）综合。8. 时序仿真是指仿真文件中包含了器件的特性参数，接近于真实器件运行特性的仿丄。功能仿真是指直接对VHDL原理图或其他描述形式的逻辑功能进行测试模拟，不涉及硬件的的物理特性。9. IP模块设计应易于重用。10. 任何组合电路可以用与门-或门二级电路实现，任何时序电路可以用储存元件（即锁存器、触发器、RAM实现。11. 一般有限状态机

19、包含说明部分，主控时序进程，主控组合进程和辅助进程四部分。12. 电路设计中面积优化有资源共享，逻辑优化，串行优化等方法,速度优化有流水线，寄存器配平，关键路径法等方法。问答题（每题5分，共10分）1. 信号和变量的主要区别是什么？要点：（1）变量具有局部特征，有效范围只在所定义的进程或子程序中；（2）信号具有全局特征，在一个实体内部的各单元之间传送数据，或与其他实体之间通信;(3) 变量赋值是立即发生的，零延迟；(4) 信号赋值是在一个进程的结束，有延迟；(5) 变量在综合后可能没有与之对应的硬件结构；(6) 信号在综合后可以找到与之对应的硬件结构，如一根线，一个端口或一个D触发器等2. 什

20、么是固有延时？什么是传输延时？要点：固有延时页也叫惯性延时，是任何电子器件都存在的一种延时特性，主要由分布电容产生。传输延时是输入与输出之间的一种绝对延时，使信号传输推迟了一个时间段。三根据要求完成各小题(共16分)(2) 在横线处补齐相应语句，使下面语句构成完整程序。(本题10分，每空1分)LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYMUX21AISPORT(A,B:INSTD_LOGIC;S:INSTD_LOGIC;Y:OUTSTD_LOGIC);ENDENTITY:或ENDENTITYMUX21A;ARCHITECTUREART1OFMUX2

21、1AISBEGINPROCESS(A,B,S)BEGINIFS=1THENY=A;ELSEYA2B=B3：S0=S,Y=TMP);U2:MUX21A(10)PORTMAP(A=A1,B=TMP,S=S1,Y=OUTY):1. ENDPROCESS;ENDARCHITECTUREART2;下图是FLEXION结构框图，请分别写出(1)-(8)所对应结构名称。(本题6分，每(1)+(2)1分，(3)+(4)1分，其他空各1分)(8)行连线带(1)(2)列连线带1JLi1)IOC(IOE或IOB);(2)IOC(IOE或IOB);(3)EAB;(4)EAB;(5)LA(逻辑阵列);(6)LAB;(7

22、)内部互连；(8)LE。四用VHDL语言设计一个带有异步复位和并行置位的左移一位寄存器。(14分)libraryIEEE;useIEEE.STD_LOGIC_1164.all;entityLshifterisPort(clk,rst,load:instd_logic;din:instd_logic_vector(7downto0);qb:outstd_logic);endLshifter;architectureart1ofLshifterisBeginProcess(clk,rst,load)Variablereg8:std_logic_vector(7downto0);BeginIfloa

23、d=1thenreg8:=(others=IFCLKEVENTANDCLK=1THENIfload=1thenreg8:=din;Elsereg8(7downto1):=reg8(6downto0);Endif;Endif;QB=REG8(7);Endprocess;endart1;五用VHDL语言实现一个38译码器。(本题14分)参考答案：(本题有多种实现方法)libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;entityde3to8isPort(inp:instd_logic_vector(2downto0);outp:outstd_logic_vector(7

24、downto0);endde3to8;architectureart3ofde3to8isBeginCaseinpisOutp(0)=1wheninp=“000”else0;Outp(1)=1wheninp=“001”else0;Outp(2)=1wheninp=“010”else0;Outp(3)=1wheninp=“011”else0;Outp(4)=1wheninp=“100”else0;Outp(5)=1wheninp=“101”else0;Outp(6)=1wheninp=“110”else0;Outp(7)=1wheninp=“111”else0;Endcase;endart3;六

25、用VHDL语言设计一个十进制数中六十进制加法计数器。(本题16分)libraryIEEE;useIEEE.STD_LOGIC_1164.all;useIEEE.STD_LOGIC_UNSIGNED.all;entityCNT60isPort(CLK，RST，EN:inSTD_LOGIC;CQ:OUTSTD_LOGIC_vector(7downto0)；COUT：OUTSTD_LOGIC);endCNT60;architectureBHVofCNT60isSignalQ1:STD_LOGIC_vector(7downto0);BeginProcess(CLK，RST，EN)VARIABLECQI

26、：STD_LOGIC_vector(7downto0)；VARIABLEHIGHCQI，LOWCQI：STD_LOGIC_vector(3downto0)；BeginIFRST=1THENCQI:=(OTHERS=0)；HIGHCQI:=CQI7:4;LOWCQI:=CQI3:0;ELSIFCLKEVENTANDCLK=1THENIFEN=1THENIFLOWCQI=5THENCOUT=1;HIGHCQI:=(OTHERS=0);ENDIF;ELSECOUT=0;ENDIF;ENDIF;ENDIF；CQI:=HIGHCQI&LOWCQI;CQ=CQI;Endprocess;endBHV;武汉大

27、学计算机学院本科20082009学年第二学期考试试卷课程名称：大规模集成电路(限120分钟)一填空题1 复杂可编程器件，现场可编程门阵列2 较高3 VHDL,电路图，波形4 九5 BOOLEAN6 wait语句7 并行语句，顺序语句8 INOUTINOUTBUFFER9 信号10进程子程序三、简答题2 1方法1，添加辅助进程对输出数据进行锁存方法2，将双进程状态机改写为单进程状态机，其输出也是锁存过了，故能消除毛刺方法3，使用状态位直接输出型状态机编码方式，其输出直接由当前状态输出，也没有毛刺变量是局部量，信号是全局量；应用场合不同；变量的赋值是立即生效的，信号的赋值是到了规定的时间才生效。信

28、号可以用来进行进程之间的通讯3 LABLELUT4 并行语句用在结构体中，相互独立运行，通过信号进行通信。顺序语句用在进程体中，按顺序启动，在ENDPROCESS处同时完成5 时序仿真和功能仿真的区别。时序仿真接近与真实器件运行的仿真，仿真过程中将器件的特性考虑进去了。功能仿真源程序综合后生成网表文件，将网表文件送入仿真器中进行仿真。仿真过程不涉及具体的硬件特性，如时延特性。四、JK触发器三程序设计1设计一个含有异步清零和计数使能的8位减法计数器。参考程序：libraryIEEE;useIEEE.STD_LOGIC_1164.all;entitycounterisPort(clk,rst,en

29、:instd_logic;cnt:outstd_logic_vector(7downto0);endcounter;architectureBehavioralofcounterisbeginif(rst=1)thencnt=“00000000”;process(clk)beginifclkeventandclk=1thenif(en=1)thencnt=cnt-1;endif;endif;endprocess;endBehavioral;2设计一个带有同步并行预置功能的8位并行输入，串行输出的移位电路。参考程序：libraryIEEE;useIEEE.STD_LOGIC_1164.all;e

30、ntityshifterisport(clk,load,rst:instd_logic;data:instd_logic_vector(7downto0);qout:outstd_logic);endshifter;architectureart1ofshifterissignalinput:std_logic_vector(7downto0);beginprocess(clk,load)beginif(rst=1)thenQout=0;ifclkeventandclk=1thenif(load=1)theninput=data;elseqout=input(7);input=input(6d

31、ownto0)&input(7);Endif;Endprocess;endart1;FPGA与CPLD勺联系和区别arm是一种嵌入式芯片，比单片机功能强，可以针对需要增加外设。类似于通用cpu，但是不包括桌面计算机。DSP主要用来计算，计算功能很强悍，一般嵌入式芯片用来控制，而DSP用来计算，譬如一般手机有一个arm芯片，主要用来跑界面，应用程序，DSP可能有两个，adsp,mdsp，或一个，主要是加密解密，调制解调等。FPGA和CPLD都是可编程逻辑器件，都可以用VHDL或verilogHDL来编程，一般CPLD使用乘积项技术,粒度粗些；FPGA使用查找表技术，粒度细些，适用触发器较多的逻辑

32、。其实多数时候都忽略它们的差异，一般在设计ASIC芯片时要用FPGA验证，然后再把VHDL等程序映射为固定的版图，制作ASIC芯片，在设计VHDL程序时，有可能要使用C仿真。SOC就是单片系统，主要是器件太多设计复杂，成本高，可靠性差等缺点，所以单片系统是一个发展趋势。SOPC就是可编程芯片系统，就是可以用FPGA/CPLD实现一个单片系统，譬如altera的Nios软核处理器嵌入到Stratix中。FPGA与CPLD的区别系统的比较，与大家共享：尽管FPGA和CPLD都是可编程ASIC器件,有很多共同特点,但由于CPLD和FPGA结构上的差异，具有各自的特点：CPLD更适合完成各种算法和组合

33、逻辑，FPGA更适合于完成时序逻辑。换句话说,FPGA更适合于触发器丰富的结构，而CPLD更适合于触发器有限而乘积项丰富的结构。 CPLD的连续式布线结构决定了它的时序延迟是均匀的和可预测的，而FPGA的分段式布线结构决定了其延迟的不可预测性在编程上FPGA比CPLD具有更大的灵活性。CPLD通过修改具有固定内连电路的逻辑功能来编程FPGA主要通过改变内部连线的布线来编程；FPGA可在逻辑门下编程，而CPLD是在逻辑块下编程。 FPGA的集成度比CPLD高，具有更复杂的布线结构和逻辑实现。CPLD比FPGA使用起来更方便。CPLD的编程采用E2PROM或FASTFLASH技术，无需外部存储器芯

34、片，使用简单。而FPGA的编程信息需存放在外部存储器上，使用方法复杂。CPLD的速度比FPGA快，并且具有较大的时间可预测性。这是由于FPGA是门级编程，并且CLB之间采用分布式互联，而CPLD是逻辑块级编程，并且其逻辑块之间的互联是集总式的。在编程方式上，CPLD主要是基于E2PROM或FLASH存储器编程系统断电时编程信息也不丢失。于SRAM编程，编程信息在系统断电时丢失其优点是可以编程任意次，可在工作中快速编程,编程次数可达1万次,优点是CPLD又可分为在编程器上编程和在系统编程两类。FPGA大部分是基,每次上电时，需从器件外部将编程数据重新写入SRAM中。,从而实现板级和系统级的动态配

35、置。 CPLD保密性好，FPGA保密性差。,且集成度越高越明显。的RAM超过480Kb)一般情况下，CPLD的功耗要比FPGA大CPLD可编程方案的优点如下:逻辑和存储器资源丰富(CypressDelta39K200带冗余路由资源的灵活时序模型改变引脚输出很灵活可以装在系统上后重新编程I/O数目多具有可保证性能的集成存储器控制逻辑提供单片CPLD和可编程PHY方案FPGA/CPLD区别与联系项目FPGACPLD备注结构工艺多为LUT加寄存器结构，实现工艺多为SRAM也包含Flash,Anti-Fuse等工艺多为乘积项，工艺多为E2CMOS也包含EEPROM,Flash,Anti-Fuse等不同

36、工艺触发器数量多少FPGA更适合实现时序逻辑，CPLD多用于组合逻辑Pintopin延时不可预测固定对FPGA而言，时序约束和仿真非常重要规模与逻辑复杂度规模大，逻辑复杂度咼，新型器件咼达千万门级规模小，逻辑复杂度低成本与价格成本高，价格高成本低，价格低编程与配置一般包含2种，外挂BootRom和通过MCU或DSP等在线编程。多数基本属于RAM型。掉电后程序丢失有两种编程方式，一种是通过编程器烧写ROM另一种较方便的方式是通过ISP模式。一般为ROM型，掉电后程序不丢失。FPGA掉电后一般将丢失原有逻辑配置，而反熔丝工艺的FPGA如Actel的某些器件族和目前内嵌Flash或EECMO的FPGA如Lattice的XP器件族，可以实现非易失配置方式保密性一般保密性较差好一般的fpga不容易实现加密，但是目前的一些采用flash加sram工艺的新型器件（如littice的xp系列等）在内部嵌入了加载flash,能提供更咼的保密性互联结构，连线资源分布式，丰富的布线资源集总式，相对布线资源有限Fpga布线灵活，但是时序更难规戈般需要通过时序约束，静态时序分析，时序仿真等手段提高并验证时序性能适用的设计类型复杂的时序功能简单的逻辑功能