硬件结构课件

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1、Central South University硬件结构第二章第二章 DSP硬件结构硬件结构2.1 DSP的通用硬件结构的通用硬件结构2.2 C5000的的CPU2.3 C5509的片内资源的片内资源2.4 C5509的引脚及功能的引脚及功能2.5 硬件设计硬件设计Central South University硬件结构2.1 DSP的的通用通用硬件结构硬件结构 DSP的硬件结构，大体上与通用的微处理器相类似，的硬件结构，大体上与通用的微处理器相类似，由由CPU、存储器、总线、外设、接口、时钟等部分组、存储器、总线、外设、接口、时钟等部分组成，但又有其鲜明的特点。成，但又有其鲜明的特点。Cen

2、tral South University硬件结构 1 Von Neuman结构与结构与Harvard结构结构Central South University硬件结构Central South University硬件结构 Central South University硬件结构2 流水操作流水操作（pipeline）Central South University硬件结构Central South University硬件结构3 独立的硬件乘法器独立的硬件乘法器 在卷积、数字滤波、在卷积、数字滤波、FFT、相关、矩阵、相关、矩阵运算等算法中，都有运算等算法中，都有 A（k）B（nk）一类的运

3、算，大量重复乘法和累加一类的运算，大量重复乘法和累加v通用计算机的乘法用软件实现，用若干通用计算机的乘法用软件实现，用若干个机器周期。个机器周期。vDSP有硬件乘法器，用有硬件乘法器，用MAC指令（取数、指令（取数、乘法、累加）在单周期内完成。乘法、累加）在单周期内完成。Central South University硬件结构4 独立的独立的DMA总线和控制器总线和控制器 有一组或多组独立的有一组或多组独立的DMA总线，与总线，与CPU的程序、数据总线并行工作，的程序、数据总线并行工作，在不影响在不影响CPU工作的条件下，工作的条件下，DMA速度目前已达速度目前已达800Mbyte/sCent

4、ral South University硬件结构5 CPUv通用微处理器的通用微处理器的CPU由由ALU和和CU组组成，其算术运算和逻辑运算通过软成，其算术运算和逻辑运算通过软件来实现，如加法需要件来实现，如加法需要10个机器周个机器周期，乘法是一系列的移位和加法，期，乘法是一系列的移位和加法，需要数十个机器周期。需要数十个机器周期。vDSP的的CPU设置硬件乘法器，可以设置硬件乘法器，可以在单周期内完成乘法和累加在单周期内完成乘法和累加Central South University硬件结构6 移位移位v通用微处理器的移位，每调用一通用微处理器的移位，每调用一次移位指令移动次移位指令移动1-

5、bitvDSP可以在一个机器周期内左移可以在一个机器周期内左移或右移多个或右移多个bit，可以用来对数字，可以用来对数字定标，使之放大或缩小，以保证定标，使之放大或缩小，以保证精度和防止溢出；还可以用来作精度和防止溢出；还可以用来作定点数和浮点数之间的转换定点数和浮点数之间的转换Central South University硬件结构7 溢出溢出v通用通用CPU中，溢出发生后，设置中，溢出发生后，设置溢出标志，不带符号位时回绕，溢出标志，不带符号位时回绕，带符号位时反相，带来很大的误带符号位时反相，带来很大的误差差vDSP把移位输出的最高位（把移位输出的最高位（MSB）存放在一个位检测状态寄存

6、器中，存放在一个位检测状态寄存器中，检测到检测到MSB=1时，就通知下一次时，就通知下一次会发生溢出，可以采取措施防止会发生溢出，可以采取措施防止Central South University硬件结构8 数据地址发生器（数据地址发生器（DAG）v在通用在通用CPU中，数据地址的产生和中，数据地址的产生和数据的处理都由数据的处理都由ALU来完成来完成v在在DSP中，设置了专门的数据地址中，设置了专门的数据地址发生器（实际上是专门的发生器（实际上是专门的ALU），），来产生所需要的数据地址，节省公来产生所需要的数据地址，节省公共共ALU的时间的时间Central South University

7、硬件结构9 外设（外设（peripherals）v时钟发生器（振荡器与时钟发生器（振荡器与PLL）v定时器（定时器（Timer）v软件可编程等待状态发生器软件可编程等待状态发生器v通用通用I/Ov同步串口（同步串口（SSP）与异步串口（）与异步串口（ASP）vJTAG扫描逻辑电路（扫描逻辑电路（IEEE 1149.1标标准准) 便于对便于对DSP作片上的在线仿真和多作片上的在线仿真和多DSP条件下的调试条件下的调试Central South University硬件结构JTAG（Joint Test Action Group）JTAG接口需要与IEEE 1149.1标准给出的JTAG仿真器上给

8、出的引脚一致，TI公司14脚JTAG仿真器的引脚如图所示。1352791113648101214TMSTDOTCK_RETTCKEMU0TRSTGNDno pin(key)GNDGNDGNDEMU1TDIPD（VCC）图 14脚仿真器引脚图Central South University硬件结构EMU0EMU1TRSTTDITMSTCK_RETTCKTDOTDITMSTRSTEMU1EMU0PDTCKTDOGNDGNDGNDGNDGNDDSP仿真器VCC13213711914VCCGND46581012DSP与JTAG仿真器连接图6in或更短Central South University硬件

9、结构EMU0EMU1TRSTTDITMSTCK_RETTCKTDOTDITMSTRSTEMU1EMU0PDTCKTDOGNDGNDGNDGNDGNDDSP仿真器VCC13213711914VCCGND46581012DSP与JTAG仿真器连接图2大于6inCentral South University硬件结构2.2 C5000的的CPUCentral South University硬件结构TMS320C54xx的内的内部硬件框图部硬件框图Central South University硬件结构u程序总线（程序总线（PB）传送从程序存储器来的指令传送从程序存储器来的指令代码和立即数。代码和立

10、即数。u三组数据总线（三组数据总线（CB，DB和和EB）连接各种元器连接各种元器件，如件，如CPU、数据地址产生逻辑、程序地址产数据地址产生逻辑、程序地址产生逻辑，片内外设和数据存储器。生逻辑，片内外设和数据存储器。CB和和DB总总线传送从数据存储器读出的操作数。线传送从数据存储器读出的操作数。EB总线总线传送写入到存储器中的数据。传送写入到存储器中的数据。u四组地址总线（四组地址总线（PAB，CAB，DAB和和EAB）传传送执行指令所需要的地址。送执行指令所需要的地址。 C54x的总线结构的总线结构（八组（八组16-bit总线）：总线）：Central South University硬件结

11、构Central South University硬件结构1 1 乘法器乘法器/ /加法器单元加法器单元u乘法器乘法器/加法器与一个加法器与一个40-bit的累加器在一个单指令周期里的累加器在一个单指令周期里完成完成17x17-bit的二进制补码运算。乘法器的二进制补码运算。乘法器/加法器单元由以加法器单元由以下部分组成：乘法器，加法器，带符号下部分组成：乘法器，加法器，带符号/无符号输入控制，无符号输入控制，小数控制，零检测器，舍入器（二进制补码），溢出小数控制，零检测器，舍入器（二进制补码），溢出/饱和饱和逻辑和暂存器（逻辑和暂存器（TREG）。）。u乘法器有两个输入：一个是从乘法器有两个

12、输入：一个是从TREG，数据存储器操作数，数据存储器操作数，或一个累加器中选择；另一个则从程序存储器，数据存储或一个累加器中选择；另一个则从程序存储器，数据存储器，一个累加器或立即数中选择。器，一个累加器或立即数中选择。u另外，乘法器和另外，乘法器和ALU在一个指令周期里共同执行乘在一个指令周期里共同执行乘/累加累加（MAC）运算且并行运算且并行ALU运算。这个功能可用来确定欧几运算。这个功能可用来确定欧几里德距离，以及完成复杂的里德距离，以及完成复杂的DSP算法所需要的算法所需要的LMS滤波滤波Central South University硬件结构Central South Univers

13、ity硬件结构2 C54x的算术逻辑单元（的算术逻辑单元（ALU）：）：C54x/LC54x使用使用40-bit的算术逻辑单元（的算术逻辑单元（ALU）和两个和两个40-bit的累加器（的累加器（ACCA和和ACCB）来完成二进制补码的来完成二进制补码的算术运算。同时算术运算。同时ALU也能完成布尔运算。也能完成布尔运算。ALU可使用以可使用以下输入：下输入： 16-bit的立数的立数 从数据存储器读出的从数据存储器读出的 16-bit字字 暂存器暂存器T中的中的16-bit值值 从数据存储器读出的两个从数据存储器读出的两个16-bit字字 从数据存储器读出的一个从数据存储器读出的一个32-b

14、it字字 从其中一个累加器输出的从其中一个累加器输出的40-bit值值 ALU能起两个能起两个16-bitALUs的作用，且在状态寄存器的作用，且在状态寄存器ST1中中的的C16位置位置1时，可同时完成两个时，可同时完成两个16-bit运算运算Central South University硬件结构ALU框图：框图：Central South University硬件结构3 累加器：累加器：u累加器累加器ACCA和和ACCB存放从存放从ALU或乘或乘法器法器/加法器单元输出的数据，累加器也加法器单元输出的数据，累加器也能输出到能输出到ALU或乘法器或乘法器/加法器中。加法器中。ACCA AG

15、AH AL 39-32 31-16 15-0 BG BH BL 39-32 31-16 15-0 ACCBCentral South University硬件结构4 桶形移位器桶形移位器uC54x的桶形移位器有一个与累加器或的桶形移位器有一个与累加器或数据存储器（数据存储器（CB，DB）相连接的相连接的40-bit输入，和一个与输入，和一个与ALU或数据存储器（或数据存储器（EB）相连接的相连接的40-bit输出。桶形移位器能把输输出。桶形移位器能把输入的数据进行入的数据进行0到到31bits的左移和的左移和0到到16bits的右移。所移的位数由的右移。所移的位数由ST1中的移中的移位数域（位

16、数域（ASM）或被指定作为移位数寄或被指定作为移位数寄存器的暂存器（存器的暂存器（TREG）决定。决定。Central South University硬件结构Central South University硬件结构 比 较 、 选 择 和 存 储 单 元比 较 、 选 择 和 存 储 单 元（CSSU）完成累加器的高完成累加器的高位字和低位字之间的最大值位字和低位字之间的最大值比较，即选择累加器中较大比较，即选择累加器中较大的字并存储在数据存储器中，的字并存储在数据存储器中，不改变状态寄存器不改变状态寄存器ST0中的中的测试测试/控制位和传送寄存器控制位和传送寄存器（ T R N ） 的 值

17、 。 同 时 ，的 值 。 同 时 ，CSSU利用优化的片内硬件利用优化的片内硬件促进促进Viterbi型蝶形运算。型蝶形运算。5 5 比较，选择和存储单元（比较，选择和存储单元（CSSUCSSU）Central South University硬件结构 指数编码器用于支持单周期指令指数编码器用于支持单周期指令EXP的专用硬件。在的专用硬件。在EXP指令中，指令中，累加器中的指数值能以二进制补码累加器中的指数值能以二进制补码的形式存储在的形式存储在T寄存器中，范围为寄存器中，范围为bit-8至至31。指数值定义为前面的冗。指数值定义为前面的冗余位数减余位数减8的差值，即累加器中为的差值，即累加

18、器中为消除非有效符号位所需移动的位数消除非有效符号位所需移动的位数。当累加器中的值超过了。当累加器中的值超过了32bits，该操作将产生负值。该操作将产生负值。6 6 指数编码器指数编码器Central South University硬件结构Central South University硬件结构7 CPU7 CPU状态和控制寄存器状态和控制寄存器uC54x有三个状态和控制寄存器，它们分别为：有三个状态和控制寄存器，它们分别为：状态寄存器状态寄存器ST0，状态寄存器状态寄存器ST1和处理器方和处理器方式状态寄存器式状态寄存器PMST。ST0和和ST1包括了各种条包括了各种条件和方式的状态，件

19、和方式的状态，PMST包括了存储器配置状包括了存储器配置状态和控制信息。态和控制信息。 uST0uST1uPMSTCentral South University硬件结构2.3 C55xx的片内资源Central South University硬件结构Central South University硬件结构Central South University硬件结构Central South University硬件结构Central South University硬件结构硬件结构2.3.1 TMS320C55xx的体系结构C55xDSP最大的特点最大的特点：节能节能 300MHz（时钟频率，

20、主频）的C55x和120MHz的C54x相比，性能提高5倍，而功耗则降到1/6， C55x的内核电压降到1v，而功耗降到0.05mW/MIPS。 C55x包含了两个MAC（乘法单元）单元以及4个40位的乘法器，能够在单周期内作两个17x17位的MAC运算。Central South University硬件结构TMS320C55xx功能框图功能框图Central South University硬件结构程序地址总线程序地址总线(PAB)： 1组组, 24位位程序数据总线程序数据总线(PB)： 1组组, 32位位数据读地址总线数据读地址总线(BAB、CAB、DAB)： 3组组, 24位位数据读总

21、线数据读总线(BB、CB、DB)： 3组组, 16位位数据写地址总线数据写地址总线(EAB、FAB)： 2组组, 24位位数据写总线数据写总线(EB、FB)： 2组组, 16位位 Central South University硬件结构2.3.2 TMS320C55x的内部结构框架u由由3个主要部分组成：个主要部分组成： 1. CPU 2.片内外设片内外设 3. 存储空间存储空间Central South University硬件结构CPU由由4个功能单元构成：个功能单元构成： 指令缓冲单元指令缓冲单元(IU) 程序流单元程序流单元(PU) 地址数据流单元地址数据流单元(AU) 数据运算单元数

22、据运算单元(DU)1. TMS320C55x中央处理单元存储器接口单元存储器接口单元(M)Central South University硬件结构u指令缓冲单元指令缓冲单元(IU) 指令缓冲单元收到程序代码，将其放入指令缓冲器，并对指令进行 解码。然后将数据传送到P、A、D单元执行指令。Central South University硬件结构程序流单元(PU)u程序流单元分配所有程序空间所有占有的地址，它也控制指令集的顺序。Central South University硬件结构地址数据流单元(AU)u地址数据流单元包括所有用来产生数据地址空间和地址数据流单元包括所有用来产生数据地址空间和I/

23、O地地址空间的逻辑和寄存器。它还包括具有计算、逻辑运算、移址空间的逻辑和寄存器。它还包括具有计算、逻辑运算、移位和填位操作的算术逻辑单元。位和填位操作的算术逻辑单元。Central South University硬件结构数据计算单元(DU)u地址计算单元包括了地址计算单元包括了CPU的主要计算单元。移位器、数据的主要计算单元。移位器、数据计算单元的计算逻辑单元、双乘法累加单元、数据计算单计算单元的计算逻辑单元、双乘法累加单元、数据计算单元寄存器。元寄存器。Central South University硬件结构CPU寄存器u3.1 寄存器总表缩写名称大小AC0AC3累加器0340bitAR0

24、AR7辅助寄存器16BK03, BK47, BKC循环缓冲区大小寄存器16BRC0, BRC1块循环计数器0和116BRS1BRC1保存寄存器16BSA01, BSA23,BSA45, BSA67, BSAC循环缓冲区起始地址寄存器16CDP系数数据指针（XCDP的低bit位）16Central South University硬件结构 CDPHXCDP的高bit位7CFCT控制流关系寄存器8CSR计算单循环寄存器16DBIER0, DBIER1调试中断使用寄存器16DP数据页寄存器（XDP的低bit位）16DPHXDP的高bit位7IER0, IER1中断使用寄存器0和116IFR0, IF

25、R1中断标志寄存器0和116IVPD, IVPH中断向量指针16PC程序计数器24PDP外设数据页寄存器9REA0, REA1块循环结束地址寄存器0和124Central South University硬件结构 RETA返回地址寄存器24RPTC单循环计数器16RSA0, RSA1块循环起始地址寄存器0和124SP数据堆栈指针16SPHXSP和XSSP的高bit位7SSP系统堆栈指针16ST0_55ST3_55状态寄存器0316T0T3暂时寄存器16TRN0, TRN1变换寄存器0和116XAR0XAR7扩展辅助寄存器0723XCDP扩展系数数据指针23Central South Unive

26、rsity硬件结构 XDP控制数据页寄存器23XSP控制数据堆栈指针23XSSP扩展系统堆栈指针23Central South University硬件结构2. 存储空间存储空间uC55x包括了统一的存储空间和包括了统一的存储空间和I/O空间。空间。 片内存储空间共有片内存储空间共有352KB 外部存储空间共有外部存储空间共有16MB I/O空间的字地址为空间的字地址为16位宽，能访问位宽，能访问64KB地址。地址。Central South University硬件结构MemoryThe 5509 supports a unified memory map (program and data

27、 accesses are made to the same physical space).The total on-chip memory is 320K bytes (128K 16-bit words of RAM and 32K 16-bit words of ROM).Central South University硬件结构On-Chip Single-Access RAM (SARAM)Central South University硬件结构The one-wait-state ROM is located at the byte address range FF0000hFFF

28、FFFh. The ROM is composedof one block of 32K bytes and two 16K-byte blocks, for a total of 64K bytes of ROM. The ROM address space can be mapped by software to the external memory or to the internal ROM. The 16K ROM blocks at FFC000 to FFFFFF can be configured as secure ROM.On-Chip Read-Only Memory

29、(ROM)Central South University硬件结构On-Chip Read-Only Memory (ROM)Central South University硬件结构Memory MapCentral South University硬件结构Memory MapCentral South University硬件结构C5509A的内存组织的内存组织:DSP的地址编码的地址编码字节地址字节地址存储器内容存储器内容字地址字地址块大小块大小字节字节000000-0000BFMMR（保留）（保留）000000-0000BF1920000C0-007FFFDARAM/HPI访问访问000

30、060-003FFF32k-192008000-00FFFFDARAM004000-007FFF32k010000- 03FFFFSARAM008000- 01FFFF192k040000-3FFFFFCE0020000-1FFFFF2M-256k400000-7FFFFFCE1200000-3FFFFF2M800000-BFFFFFCE2400000-5FFFFF2MC00000-FEFFFFCE3600000-7EFFFF2M-64KFF0000-FFFFFFROM/CE37F0000-7FFFFF64KCentral South University硬件结构C55x的内存组织(1):RA

31、M600000外部扩展存储空间外部扩展存储空间（CE3）C0000016K异步存储器异步存储器4M同步存储器同步存储器未用未用400400保留保留400208串口寄存器组串口寄存器组400200保留保留400004评估板寄存器组评估板寄存器组400000外部扩展存储空间外部扩展存储空间（CE2）80000016K异步存储器异步存储器4M同步存储器同步存储器512K*16位位Flash或2M*16SDRAM(分页访问分页访问)200000外部扩展存储空间外部扩展存储空间（CE1）40000016K异步存储器异步存储器4M同步存储器同步存储器2M*16SDRAM002000外部扩展存储空间外部扩展

32、存储空间（CE0）04000016K异步存储器异步存储器4M-256K同步存储器同步存储器008000SARAM010000192K004000DARAM00800032KDARAM /HPI 访问访问0000C032K-192存储器映射寄存器（存储器映射寄存器（MMR）(保留保留)000000192片外扩展片外扩展字地址字地址存储器块存储器块字节地址字节地址块大小字节块大小字节Central South University硬件结构C55x的内存组织(2):ROMFFFFFF外部扩展存储空间外部扩展存储空间（CE3）当当MPNMC=1时有效时有效SROM 当当 MPNMC=0SROM=0时有

33、效时有效FFC00016K外部扩展存储空间外部扩展存储空间（CE3）当当MPNMC=1时有效时有效ROM 当当MPNMC=0时有效时有效FF800016K外部扩展存储空间外部扩展存储空间（CE3）当当MPNMC=1时有效时有效ROM 当当MPNMC=0时有效时有效FF000032KCentral South University硬件结构3. 片内外设片内外设Central South University硬件结构Central South University硬件结构Central South University硬件结构Central South University硬件结构Central

34、South University硬件结构Central South University硬件结构DSP的发展的发展v更高的运行速度和信号处理速度更高的运行速度和信号处理速度v多多DSP协同工作协同工作v更方便的开发环境更方便的开发环境v大量专用大量专用DSP的出现（的出现（DSP核）核）v更低的价格，或更高的性能更低的价格，或更高的性能/价价格比格比v更广泛的应用更广泛的应用Central South University硬件结构1.请详细描述冯诺曼结构和哈佛结构，并比较它们的不同。2. 比较C54x芯片，说明C55x系列的DSP是如何降低功耗。HomeworkCentral South Un

35、iversity硬件结构Central South University硬件结构Central South University硬件结构Central South University硬件结构Central South University硬件结构Central South University硬件结构Central South University硬件结构 Central South University硬件结构Central South University硬件结构Central South University硬件结构_TRSTCentral South University硬件结构VC

36、5509A有内核电源和外设电源两种。有内核电源和外设电源两种。CVDD是数字电源，对于时钟为是数字电源，对于时钟为108MHz、144MHz和和200MHz的的DSP对应的对应的CVDD分别为分别为+1.2V、+1.35V和和+1.6V，为，为CPU内核提供专用电源。内核提供专用电源。DVDD是数字电源，是数字电源，+3.3V，为，为I/O引脚提供专用电源。引脚提供专用电源。USBVDD是数字电源，是数字电源，+3.3V，为，为USB模块的模块的I/O引脚提供专引脚提供专用电源。用电源。RDVDD 是数字电源，对于时钟为是数字电源，对于时钟为108MHz、144MHz和和200MHz的的DSP

37、对应的对应的RDVDD分别为分别为+1.2V、+1.35V和和+1.6V，为，为RTC模块的模块的I/O引脚提供专用电源。引脚提供专用电源。Central South University硬件结构RCVDD 是数字电源，对于时钟为是数字电源，对于时钟为108MHz、144MHz和和200MHz的的DSP对应的对应的RCVDD分别为分别为+1.2V、+1.35V和和+1.6V，为，为RTC模块提供专用电源。模块提供专用电源。AVDD 是模拟电源，是模拟电源，+3.3V，为，为10位的位的A/D提供专用电源。提供专用电源。ADVDD ，+3.3V，为，为10位位A/D数字部分提供专用电源。数字部分

38、提供专用电源。USBPLLVDD 是数字电源，对于时钟为是数字电源，对于时钟为108MHz、144MHz和和200MHz的的DSP对应的对应的USBPLLVDD分别为分别为+1.2V、+1.35V和和+1.6V，为，为USB的的PLL提供专用电源。提供专用电源。VSS是数字地，为是数字地，为I/O和内核引脚接地。和内核引脚接地。AVSS是模拟地，为是模拟地，为10位位A/D接地。接地。ADVSS为为10位位A/D的数字部分接地。的数字部分接地。USBPLLVSS是数字地，为是数字地，为USB的的PLL接地。接地。Central South University硬件结构Central South

39、 University硬件结构2.5.1 如何保证5509系统正常工作u在每次上电之前，一定要检查电源跟地是否相通。大量的实验表明，常常可能由于锡渣或者其他的一些不起眼的小原因导致电路板上电源和地直接连接一起，如果在上电之前没有检查清楚，那么上电之后只有一种结果，电源跟地相接，板子直接报废，等待的是更大的麻烦。所以，切记每次上电之前一定要检查。2.5 硬件设计Central South University硬件结构u电源芯片产生的电压要稳定在3.3V和1.6V。电源芯片上电容的不匹配，有可以能导致电源芯片里面的振荡电路工作一段时间后不再振荡，或者振荡频率所对应的不是所要求输出的电压值。为解决这

40、一问题，在设计电源时除了需要考虑电源的散热问题之外，还要考虑电容匹配问题。计算之后多次测量，取最佳值。u尽管很多开发板厂家号称自己的开发板仿真器支持热插拔，但是事实并非如此，大量实验说明，带电停止或运行仿真器都有可能造成运行环境的死机。所以要按照正常的步骤来操作。u复位电路的设计错误也会导致系统不能正常运行。2.5.1 如何保证5509系统正常工作Central South University硬件结构2.5.2 最小系统设计 TMS320C5509的最小系统如下图所示，电路主要由TMS320VC5509A芯片，10M有源晶振和电源电路(下节详细介绍)以及电容、电阻电感等少量器件构成。另外，考

41、虑到DSP在下载时需要下载端口，所以在最小系统上加一个14脚的JTAG仿真烧写口。该最小系统不管是在仿真模式下，还是在实时模式下都能够正常运行。一般来说，在设计电源的过程中，模拟地和数字地最后通过电感连接起来，电源和地通过电容连接起来。Central South University硬件结构1 电源电路设计Central South University硬件结构2.复位电路的设计Central South University硬件结构3 JTAG电路设计Central South University硬件结构4. 外扩CPLD设计Central South University硬件结构Cent

42、ral South University硬件结构可控LED和开关电路的设计Central South University硬件结构5 外扩RAM电路设计u容量容量u ROW地址地址 ：4K（A0-A11）uCOLUMN地址地址 ：256（A0-A7）uBANK地址：地址：4（BA0-BA1） u数据总线：数据总线：16位位u容量容量=ROWCOLBANK数据线数据线=4M16位位Central South University硬件结构6 外扩FLASH设计器件介绍器件介绍: AMD公司的公司的 AM29LV800B容量容量: 8Mbit 21916bit Central South Unive

43、rsity硬件结构R33. 3VC1 +1V+2C1 -3C2 +4C2 -5V-6T2 OUT7R2 I N8R2 OUT9T2 I N1 0T1 I N1 1R1 OUT1 2R1 I N1 3T1 OUT1 4GND1 5VCC1 63MAX2 3 2123456789DB1DI R1A12A23A34A45A56A67A78A89GND1 0VCC2 0OE1 9B11 8B21 7B31 6B41 5B51 4B61 3B71 2B81 117 4 LVT2 4 5NC1D52D63D74RCLK5NC6S I N7S OUT8CS 09CS 11 0CS 21 1BAUDOUT1

44、2NC1 3XI N1 4XOUT1 5WR11 6WR21 7VS S1 8RD11 9RS 22 0NC2 1DDI S2 2TXRDY2 3ADS2 4NC2 5A22 6A12 7A02 8RXRDY2 9I NTRPT3 0OUT23 1RTS3 2DTR3 3OUT13 4MR3 5NC3 6NC3 7CTS3 8DS R3 9DCD4 0R14 1VCC4 2D04 3D14 4D24 5D34 6D44 7N C4 821 6 C5 5 0SDI RD0D1D2D3D4D5D6D73. 3VSOEMD0MD1MD2MD3MD4MD5MD6MD7C51 0 4D 0 . . 7

45、A1A2A3BAUDSCSSWRSRDR11 MC72 2 PC82 2 PY13 . 6 8 6 4 MVCCR21 . 5 kMD5MD6MD7MD0MD1MD2MD3MD4VCCSMRSI NTS_I NS_OUTVCCC21 0 4C31 0 4C11 0 4VCCC41 0 4C61 0 4VCCGNDS_I NS_OUT7 串口电路的设计u TLl6C550的主要功能为：的主要功能为：TLl6C550在接收在接收外部器件或外部器件或MODEM的数据时的数据时,完成串行到并行完成串行到并行的转换；在接收的转换；在接收CPU的数据时，完成数据的并的数据时，完成数据的并行到串行的变换，并进行串行发送。行到串行的变换，并进行串行发送。 74LVT245为八进制为八进制总线转换器，即输入总线转换器，即输入的数据信号由的数据信号由5V 转转变为变为3.3V，或将输出，或将输出的数据信号由的数据信号由3.3V 转变为转变为5V。Central South University硬件结构7 串口电路的设计Central South University硬件结构8 D/A电路的设计