roASIC3内核介绍.ppt

周立功Actel产品线,ProASIC3内部架构介绍,目录,I/O结构,存储器资源,时钟资源,内核介绍,整体概述,加密设置,目录,I/O结构,存储器资源,时钟资源,内核介绍,整体概述,加密设置,ProASIC3内核介绍,ProASIC系列,ProASICPLUS,ProASIC,ProASIC3,ProASIC3E,ProASIC3内核介绍,芯片的命名规则,A3P250-1PQG208I,器件的类型,速度级别,封装类型,温度级别,无铅封装，空白表有铅,封装引脚数,空白=标准速度1=比标准速度快15%2=比标准速度快25%3=比标准速度快35%F=比标准速度慢20%P=比标准速度快30%,C或空白=商业级I=工业级A=汽车级M=军工级,用于重要信息的存储和设置,6条全局网络，12条象限全局网络,ProASIC3内核介绍,选型表,ProASIC3内核介绍,Flash开关特性,一个开关只需要两个晶体管组成，而SRAM架构需要46个晶体管；功耗低，与SRAM工艺相比具有更小阻抗和容性负载；可重复编程且非易失。,ProASIC3内核介绍,FlashFPGA优势,目录,I/O结构,存储器资源,时钟资源,内核介绍,整体概述,加密设置,CCC,CCC,CCC,CCC,CCC,CCC,RAM,RAM,ISPAES解密,FlashROM,电荷汞,RAM,RAM,RAM,RAM,RAM,RAM,I/OBank0,I/OBank3,I/OBank4,I/OBank2,I/OBank1,I/OBank,SRAM和FIFO,ProASIC3内核介绍,结构特点,FlashROM,时钟资源CCC,ProASIC3内核介绍,逻辑单元VersaTile,FPGA最小可操作单元,SRAM架构的FPGA：一般由一个D触发器和一个查找表组成；,查找表用于实现组合逻辑；D触发器实现时序逻辑；查找表和触发器是硬线连接不能分开使用。,ProASIC3内核介绍,逻辑单元VersaTile,FPGA最小可操作单元,SRAM架构的FPGA：一般由一个D触发器和一个查找表组成；Flash架构的FPGA：内部结构不固定，可根据编程开关来改变；,带清零或置位D触发器,带清零和使能D触发器,三输入查找表,带清零或置位的锁存器,逻辑单元VersaTile,当逻辑单元VersaTile用作带使能端的D触发器，置位或者清零信号只能通过全局网络来驱动。,Warning:CMP503:Remapped612enableflip-flop(s)toa2-tileimplementationbecausetheCLR/PREpinontheenableflip-flopisnotbeingdrivenbyaglobalnet.,普通网络,ProASIC3内核介绍,逻辑单元VersaTile,ProASIC3内核介绍,四种布线资源,Actel有七层布线结构，下面3层为金属走线，上面4层才是布线资源。,高速的超长线资源,有效长线资源,超快速的局部连线资源,高新能全局网络,四种布线资源,输入线,用于相连逻辑单元的互连，允许每个VersaTile的输出与8个相邻VersaTile的输入直接相连，速度非常快。,高速的超长线资源,有效长线资源,超快速的局部连线资源,高新能全局网络,四种布线资源,超快局部连线,ProASIC3内核介绍,四种布线资源,ProASIC3内核介绍,四种布线资源,提供较远距离和较高扇出的布线方案，这些布线资源可以跨越1个、2个或4个VersaTile，沿垂直和水平方向走线。,高速的超长线资源,有效长线资源,超快速的局部连线资源,高新能全局网络,四种布线资源,跨越1个VersaTile,跨越2个VersaTile,跨越4个VersaTile,ProASIC3内核介绍,以最小的延时跨越整个器件，垂直方向可以跨越正负12个VersaTile，水平方向上可以跨越正负16个VersaTile。,高速的超长线资源,有效长线资源,超快速的局部连线资源,高新能全局网络,四种布线资源,四种布线资源,ProASIC3内核介绍,应用于需要低偏斜、低延时、低抖动、高扇出的网点。全局网络分为片上全局网络和象限全局网络。,高速的超长线资源,有效长线资源,超快速的局部连线资源,高性能全局网络,四种布线资源,6条片上全局网络,12条象限全局网络,四种布线资源,目录,I/O结构,存储器资源,时钟资源,内核介绍,整体概述,加密设置,ProASIC3内核介绍,时钟调整电路CCC,简单CCC,带PLL的CCC,实现简单延时、移相和连接全局网络,简单CCC功能+(分频、倍频),时钟调整电路用于对时钟信号的调整，可以实现对输入信号的分频、倍频、移相和延时等操作，主要应用于高速、多时钟、高性能场合。,ProASIC3内核介绍,时钟调整电路CCC,静态PLL,静态PLL组成,PLL模块；,3个相位选择器；,6个可编程延时和一个固定延时模块；,5个可编程的分频器,PLL的输入频率范围：1.5MHz350MHz,输出频率范围：0.75MHz350MHz,ProASIC3内核介绍,时钟调整电路CCC,CCC输入,专用的全局I/O管脚作为输入,外部的任意I/O作为输入,内部的逻辑作为输入,每个CCC管辖的全局管脚有9个；,3个全局I/O,3个全局I/O,3个全局I/O,CCC功能模块,ProASIC3内核介绍,时钟调整电路CCC,CCC输入,专用的全局I/O管脚作为输入,外部的任意I/O作为输入,内部的逻辑作为输入,每个CCC管辖的全局管脚有9个；,外部的任意I/O通过PLLINT连接到(CLKA、CLKB或CLKC),需要通过PLLINT宏输入到CCC,3个全局I/O,3个全局I/O,3个全局I/O,CCC功能模块,ProASIC3内核介绍,时钟调整电路CCC,带PLL的CCC,位于ProASIC3的西侧有一个PLL，对于带有PLL的CCC是完全可配置的。一般常用的两种方法是：,静态方式配置,动态方式配置,通过软件生成配置数据，而后下载到器件对CCC进行配置,生成带有PLL的CCC模块时留有配置的接口,MODE等于1，静态方式,MODE等于0，动态配置,ProASIC3内核介绍,全局网络管理,PDC文件约束,把普通的网络提升到全局网络assign_global_clock-netnetname在Designer中进行编译CLKINT会自动被加入提升一个网络到象限全局assign_quadrant_clocknetnetnamequadrantUR|UL|LR|LL如果被提升的网络为普通网络那么他会通过CLKINT桥接到象限全局上把全局网络变为普通的网络unassign_global_clocknetnetname,注意：假如我们想把某一个端口连接的网络进行约束，这个端口的名字要取综合后的它所对应的名字,目录,I/O结构,存储器资源,时钟资源,内核介绍,整体概述,加密设置,ProASIC3内核介绍,SRAM和FIFO,SRAM内部架构,每个SRAM内部都带有硬件的FIFO控制器SRAM的工作频率最大可以达到350MHzSRAM的存储量最大为504kbit具有独立的读写引脚，读写数据的参数可以通过SmartGen手动配置,ProASIC3内核介绍,SRAM和FIFO,使用RAM4K9的RAM块，可以配置成5129、1k4、2k2或4k1位模式两个端口都能进行读写操作，或同为读，或同为写，或一个读一个写,双端口RAM,SRAM,2个端口读和两个端口写的;一个端口读一个端口写的;,双端口RAM,双端口RAM,两端口RAM,ProASIC3内核介绍,SRAM和FIFO,SRAM,2个端口读和两个端口写的;一个端口读一个端口写的;,使用RAM51218的RAM块，可以配置成1k4、2k2、4k1、5129和25618位模式独立的读和写端口,两端口RAM,双端口RAM,双端口RAM,两端口RAM,ProASIC3内核介绍,SRAM的读写时序图,上升沿锁定数据和地址,SRAM写时序,ProASIC3内核介绍,SRAM的读写时序图,在同一周期内上升沿读进地址，下降沿延迟一段时间输出数据,SRAM读时序(非流水线),ProASIC3内核介绍,SRAM的读写时序图,流水线在地址被读进以后要延长一个周期加一段延迟后输出数据,SRAM读时序(流水线),ProASIC3内核介绍,SRAM和FIFO,SRAM总结,在使用双端口RAM的时候，要避免同一时刻两个端口同时对同一地址进行写操作,例化RAM的时，假如读/写端口的位宽设置为9位，那么写/读端口的位宽不能设置为1、2、4,在例化RAM的时候，复位信号不能复位RAM内部的数据，只能复位RAM的输出数据,ProASIC3内核介绍,FIFO,是指先进先出的一种数据队列，在ProASIC3中主要通过RAM块加一个FIFO控制器来实现。,FIFO,嵌入式同步FIFO,不占用逻辑资源和内部的RAM一起使用,带存储单元同步FIFO,软控制器FIFO：占用逻辑资源使用内部的RAM,软FIFO控制器,不带存储单元的FIFO,软控制器FIFO：占用逻辑资源不带有存储单元,外部SRAM,对比,ProASIC3内核介绍,FIFO,FIFO写数据流程,FULL=1，AFULL=1,FULL=0，AFULL=1,FULL=0，AFULL=0,0 x02,0 x03,0 x04,0 x06,0 x05,0 x07,0 x00,0 x01,WCLK,DATA,Q,将满标志设定值,ProASIC3内核介绍,FIFO,FIFO读数据流程,DATA,Q,将空标志设定值,0 x00,0 x05,0 x01,0 x02,0 x03,0 x04,WCLK,ProASIC3内核介绍,FIFO,FIFO读数据流程,EMPTY=1，AEMPTY=1,EMPTY=0，AEMPTY=1,EMPTY=0，AEMPTY=0,DATA,Q,将空标志设定值,0 x00,0 x05,0 x01,0 x02,0 x03,0 x04,WCLK,ProASIC3内核介绍,FlashROM,FROM和内核可以进行分开独立编程；FROM主要应用于安全密钥的存储、IP地址记录等功能；,ProASIC3内核介绍,FlashROM,FlashROM,ProASIC3内部有用户可用的、非易失的FlashROM存储器，大小为1Kbit。,分为8页，每页16字节；,JTAG可以对FROM进行读写；,内核只能对其读操作,FlashROM在进行重新编程时只能对一页进行重新编程,ProASIC3内核介绍,FPGA内核读取FROM,内核地址：1110000,111,0000,输出8位数据到内核,页中字节地址,3位页地址,ProASIC3内核介绍,FROM的读取时序,FROM读写时序非常的简单，只需要提供时钟和地址,同步时钟的上升沿读取地址,在时钟的下降沿时输出数据,支持同步读取，最大支持频率为15MHz,目录,I/O结构,存储器资源,时钟资源,内核介绍,整体概述,加密设置,ProASIC3内核介绍,I/O结构,I/O模块,I/O缓冲器：实现不同的电平标准、设置驱动能力、延时等I/O寄存器：实现可靠的输入/输出信号和特殊的传输模式,I/O缓冲器,I/O缓冲器,实现多种电平标准,单端I/O,差分I/O,LVTTL/LVCMOS3.3V；LVCOMOS2.5V、1.8V、1.5V；3.3VPCI/PCI-X,LVDS,BLVDS,MLVDS,LVPECL,ProASIC3内核介绍,I/O结构,I/O模块,I/O缓冲器：实现不同的电平标准、设置驱动能力、延时等I/O寄存器：实现可靠的输入/输出信号和特殊的传输模式,例：DDR输入模式,单时钟周期完成2个数据的传输,ProASIC3内核介绍,I/O结构,差分I/O,在A3P250及以上器件支持LVDS、LVPECL差分标准，从LVDS延伸出总线LVDS(BLVDS)和多点LVDS(MLVDS)。,LVDS是个高速差分I/O,需要2根信号线来传输数据位，通过比较这2根信号线的电平高低来决定输出的信号为1还是0。,输入端的输入阻抗非常高，大部分电流流过电阻,当流过电阻的电流方向发生变化形成“0”和“1”状态,ProASIC3内核介绍,I/O结构,差分I/O,在A3P250及以上器件支持LVDS、LVPECL差分标准，从LVDS延伸出总线LVDS(BLVDS)和多点LVDS(MLVDS)。,LVDS是个高速差分I/O,需要2根信号线来传输数据位，通过比较这2根信号线的电平高低来决定输出的信号为1还是0。,LVPECL也需要2根信号线来传输数据，与LVDS的区别是：,LVDS的I/OBank参考电压为2.5V,而LVPECL为3.3V；,终端匹配电阻不相同；,ProASIC3内核介绍,5V输入输出,5V输入容限,大多数FPGA的I/O都是3.3V，无法承受5V的输入，Actel的FPGA也不例外。除了用电压转换芯片外，这里推荐两种解决方式。,分压电阻网络,齐纳二极管分压,一般建议用在低速的场合，速度随着电阻值的递减而递增。,一般用在中等速度的场合,ProASIC3内核介绍,5V输入输出,5V输出容限,ProASIC3必须设置成3.3VLVTTL或3.3VLVCMOS才能可靠的驱动5VTTL接收器。,在3.3VLVTTL和3.3VLVCMOS模式下：,VOL=0.4V,VOH=2.4V,在5VTTL接收器模式下：,VIL=0.8V,VIH=2.0V,3.3V驱动5V时能够识别电平“0”和“1”,ProASIC3内核介绍,I/O命名规则,Actel使用一个命名机制来指示I/O的详细信息，用于指明该I/O属于哪个I/O组、差分I/O的配对情况和管脚情况等信息。,I/O名称=Gmn/IOuxwBy,GAB0/IO02RSB1,全局管脚,全局引脚位置：西北角,全局引脚：与B1、B2同时只有1个上全局,组中I/O编号，从西北角开始编号,标准单端I/O,表示单端,Bank1,目录,I/O结构,存储器资源,时钟资源,内核介绍,整体概述,加密设置,直接读取PROM数据,克隆,ProASIC3内核介绍,加密设置,只有FlashLock密钥的文件,带有FlashLock密钥的编程文件,ProASIC3内核介绍,加密设置,只有AES和FlashLock密钥的编程文件,即使被人盗取了编程文件也无法知道其真正内容,带有AES密钥的编程文件,ProASIC3内核介绍,加密设置,ProASIC3内核介绍,加密设置,应用可信任的环境,应用不可信任的环境,应用远程升级,交给合同制造商来编程，然后编程后的器件返回厂商,ProASIC3内核介绍,加密设置,编程安全设置,编程设计内容,NO,加密设置的流程,谢谢！,技术支持,电话:020-28877809,邮箱：zlgactel,actel.support,020-28872345,