用ModelSimSE进行功能仿真和时序仿真的方法ALTERA篇

《用ModelSimSE进行功能仿真和时序仿真的方法ALTERA篇》由会员分享，可在线阅读，更多相关《用ModelSimSE进行功能仿真和时序仿真的方法ALTERA篇（24页珍藏版）》请在装配图网上搜索。

1、用 ModelSimSE 进行功能仿真和时序仿真的方法（ ALTERA 篇）黄俊April 20071用ModelSim SE进行功能仿真和时序仿真的方法ALTERA 篇）软件准备（1）Quartusll，本文截图是 Quartusll 6.1界面的。我个人认为，如果是开发StratixII或CycloneII 或 MAXII，用 Quartusll6.0+SP1+SP2 比较稳定。（2）ModelSim SE. ALTERA仿真库要已经装好，安装仿真库的笔记已记录于在ModelSimSE中添加 ALTERA 仿真库的详细步骤 中。我电脑上装的是 ModelSim SE6.1b。例子程序的制作

2、先在Quartus II里生成一个例子程序，以方便介绍三种仿真的方法。步骤如下：1、新建一个工程 （Project），工程名取lpm_shift ,器件选Cyclonell EP2C5Q208C ,第三方 的工具暂时都不选。PrdjEEt Vixardz I*aDevi匚巴 5ctt ings fp3 of h与*d! Iheand device inu wari tn l-9*qel kii compikCixiE 曷时：ldoiwii二jT oi gel dsvieC AuId device- setecled IheFttai庁 SjPKilic 葩ih 叩geijin j4.vniab

3、te devices. idShowin Avefeoe dewe hatPirtfluAtSpeed|*nyCome woJieoe- 2J 帝 Show advanced dEvictsAxiaNe dsvics*:NameEP2C5F256C6EP2C5F250：7EP2C5F256C6 EP2C5F6I8EP2C5Q2O9C7LEt Memoi. Embed. PLLcececeCRce ”.B - - - - -a -.=4 4 4 4 4119000119600119KIB119600119900119000EP兀旳0用日IEP5C5nri4JC&rprTi larz1199081

4、10VI WPHa：兀卿l|；P Uinl DSP t RM : b didCcpF I 曲vus BcktTcxlF LTiilhIBM2#2、菜单栏上 Tools? MegaWizard Plug-In Manager,点 Next,在 storage 中选LPM_SHIFTREG ，输出文件格式根据习惯选一种语言，在这里以Verilog的为例，在右边的output file 名字中加上lpm shift。点Next。#eggilisaEd Plug-In laiiagcrIcEaVixard PluE_In lanagr papc 2缸Whith nhegaJuncInn would y

5、Ou bd fusflornzE?Select a megaIlhebon Iraffl lhe IhL bdowIT hM Irulalkd Flug-lnf2 Akia SDPCedi*1Aiithmetic Opbonal Inputs /IpmshiftteniMddstalT.O clockq7.OTenablsstilflln-亠、：、：-VRbsoutcb UsageSUAbo nitDooumentatianHow wide shcuJd Iho qi ulpni bus be? 8 vWhich drection do you want the registers to sh

6、ift?S LeftC RiitWheh outputs do you 阳nt (select at teast one)? 星 Data outputI 匚 Serial shift data outputDo you want any optlDrul inputs?2 dock Enable inp涨1 Serial shift data inputparallel i.dinDLr (oad；CancelftiishL -5#4、加上一个异步清零端，点Next，再点Next,最后点Finish .#上面点右键，选择5、回到 Quartusll 主界面，点File 选项卡，在 Devic

7、e Design File#Add/Remove Files in Project#6、占八、图标，选中生成的lpm_shift，点打开再点 Add都加到项目中去。6#7、在这里直接把lpm_shift.v当成顶层文件，就不需要再例化它了。8、下面写一个简单的 TestBench .Quartus II工具栏上点图标，选 Verilog HDL#b)点-I ，设文件名为top_tb ;7c）如下所述写一个简单的TestBench.（例子见附件）开始仿真z ModelSim仿真有很多种流程，下面我采用个人感觉比较好一个流程进行仿真验证:基于工程（Project ）的流程Step1新建一个工程St

8、ep2添加文件到工程中去Step3编译设计文件Step4启动仿真器，指定顶层设计单元Step5查看和调试结果z 对ALTERA的设计有三个阶段的仿真。一是纯粹的功能仿真；二是综合后的功能仿真；三是布局布线后的时序仿真。z 下面就分别进行介绍。纯粹的功能仿真1、新建一个工程a) 打开 ModelSim SE ;b) 新建工程，File? New? Project :| EditCompile Si mult1 NewFoiderOpen.Source Load,H上iw jCloseLibrary. . Kc）输入工程名，指定工程保存路径。为了可以分别清楚地对三种仿真进行验证，我建立了三个文件夹

9、，func、Psyth、PAR分别来当功能仿真，综合后功能仿真以及布局布线后时序仿真的工程保存文件夹。在这些文件夹内，我又建立了source文件夹，专门用来存放输入文件。 将前面建立的lpm_shift.v （ HDL源文件）和top_tb.v （Testbench文件）拷贝至 func/source 里面。将 top_tb.v 拷贝至 Psyth、PAR 里的 source 文件夹内。在这里先点 Browse，将工程的保存路径指定到 func文件夹内。Greate ProjectBroto directory hose for9siclfi貂G:/K：/I：/Directory pathD:

10、 /M odelS im/S imulatkxi/modelsim/FuncOKCancelq c：/-C B：/-貼d込Sim二吝 Simulation二 (hode-lsirhsourceE：/F /#d）点Add Existing File ，添加输入文件。#e） 在Project的空白处，点右键也可以再添加存在的文件的方式添加输入文件。2、添加文件到工程中去 进行功能仿真需要的输入文件：z HDL文件；zTestBe nch 文件；z仿真原型文件（在这时就添加进来）或预编译的库文件（仿真时指定）；点 Add Existing File 添加 lpm_shift.v （ HDL 源文件）

11、，top_tb.v （Testbench 文件）；再到 QuartusII安装 目录下.altera61quartusedasim_lib 里面找到仿真原型文件 220model.v ;用Referenee from current location 是链接的方式指定这些输入文件， copyRefere nee formto project directory是把输入文件复制到当前工程目录下。建议还是用current location 。Add file to ProjectI X |File NameD/M odelS im/S imulatiori/rriodelsim/F unc?sou

12、rce/lpm_shil B rouse.Add File as typeFolder创| T op Level之* Reference frorn current location Copy to project direclcrOK Canusl3、编译设计文件；选中一个文件，点右键，选择Compile ? Compile All4、启动仿真器，指定顶层设计单元;a）进 Simulate ? Start Simulation11#展开Work库，指定Testbench，点OK开始仿真;#PahStart SiBulationModiteD. /ModSjiWSimulion/modelsi

13、i|prn_sliiftregModuleE7alLeia/B1 /quartusyeda/sim_liilprn_orModUeE./alLeia/61 /qudrtus7ieda/-sim_lbIcpJbModUsD:?1ModeEiiTi/SiiTiLilatian/rinodBlsiialterai_mfLibeiyWOIDEITECH/. 7altera_libA/Halter Lirif_efLib阳呼WODE ITECHZ 旳 1刚从1cydoneLib讯涉SMODELJECW. /alterlibVHcjpdoneiiLibra审$MODEL_TECHZ /altera=lib

14、/VHcydoneiLYLibrarySMODELTE CH/./altera_libAeipmLibrary$MODE l_J E CH/./altera_lib/VHml甲出Libi ary枷ID D E T ECH/./alleia_libAeimaxiiLibrasMODE L_T ECH/.Jaltera_libA/H曲窗前Lib叩4WODE LT ECH/.7altera_libACode Coverage Prorfile卜b）将需要查看的信号拖入波形窗口，可以用 Ctrl或Shift键多选。13#bjecls :NameValueact* clocky enable4 load

15、”击*inMXXkKMK土宜al wave - default#c）运行。在下面的命令行中输入运行的时间，回车。TranscriptM odelS im vsim work.top_lbit vsim work.topjbfl Loading worklop_tbti Loading work|pm_shiftit Loading work.lpm_shiftregview wavett. main_pane. mdi. interior, cs. vm. paneset. cli_0. wf. clip. cs. pw. wfVSIM 13 run 1 m寸d）查看结果：点Q图标，最大化波形

16、窗口。14raw - def an 丄 te)功能仿真的特点。点q图标，在波形窗口下，按住左键不放，向右下斜拉可以选择一个放大的区域:f)放大后可以看到，完全是没有延时的。这就是纯粹的功能仿真。156、ModelSim的其它使用技巧不在本文讨论范围之内，在这里就不介绍了。在这里只是列 出几个常用按钮的作用。a) , 2,兀昌，El,国，电匚，恥这几个都是非常常见的 图标了，分别是新建新的源文件，打开文件对话框，保存，打印，剪切，复制，贴粘，撤消最后一步操作，在当前窗口查找文本。在这里和下文提 到的当前窗口，均可靠点击某窗口的任何位置选择。当前窗口听标题栏会以亮的蓝色显示。b) U，编译，打开文

17、件对话框，选择HDL源文件，把该源文件编译到当前工程的工作库中。c) 可，全编译。编译当前工程中的所有文件。d) I，仿真。e) 匸：，停止仿真。f) ，回到上一层。g) 2，重新仿真。装载设计，并将仿真复位到零，重新仿真。h) 丨：，设定单步仿真步长。i) EU，运行当前仿真。在该仿真时间长度内进行仿真。j) 日.，继续仿真，直到仿真结束，或用户停止仿真。k) ，运行所有仿真，直到仿真结束或用户停止仿真。l) :，添加一条坐标轴。m) ，删除一条坐标轴。综合后功能仿真1、新建一个工程方法前面讲过了，这次将路径保存到/modelsim/Psyth里。2、添加文件到工程中去进行综合后功能仿真需要

18、的输入文件：z 在Quartusll里面生成的网表文件；zTestBe nch 文件；z仿真原型文件（在这时就添加进来）或预编译的库文件（仿真时指定）在Quartusll里面生成网表文件的方法：/ 一a） 点工具栏上的图标，选 EDA Tool Setting ,双击Simulation。Settings 一 sxbCaegoiy:GeneralFitesUser Libraries ICuirenl; Project) DeviceE! Opeiabing CondilionsVotage Tanpeiatur&P CorrpikitiQnProc&jsSeHingi Ealy Timing

19、 E5tima(e Incremental CixrpilatianH EDA Tool SettingsDesign Entr/SyntheM SimidabionT imin(j Aralis Fdi malVeiifiC! alien Physical Synthesis Boa 仔LevelE Anasis E SnAheisis： Sittings VHDL Input VailogHDLInf)U Ddault ParrnetefsSynthesis Netlrst OptimizatoreEl FMet SettingsPhysical Synthesis Optimiztaoi

20、E T trning Anamas S eltings TinneQiJEist Timing Analyzer- Classic T iming Analyzer S ettmj Cfe強ic Tihlihg Ahalyzef Fh AssemfalefD esign AsstslanlSignalTap II Logic Anaiyzeir Logic Araljei I interface口了 CaroHlb） 设置ModelSim,输出网表的格式，以及网表文件保存的路径。Settings -Calegor/GenenalF險Lksr Librari (CLTjenl Fiojecl)

21、DeviceOperaUng 匸callageT emperalJuiBCampilalion FracsssSeflrigf E aly Tim 询 E日Inciemeht 匚 cwilaflnnEDA Tod Sellings Design EntayZSIhasiS Sirulalion I iring Analj*sis Formal Veibcati on Physcal Snthesif 日囲dte僧iAnalysk L 円曲咬 ig VHDLIflpii VefihgHOLliipijt Defadl PaiametaisSjnlhKB N 前际 t OpImKaboos；Fft

22、er Setlhgs：Pbsicai SyrtfBsis Dprzalioi-Timing AnalB SiettriQgT irnetl uest Tim询 Aazer- Classic： 7 irrinaSeltintClassic Thing Analpsi Fk Assembler Desjjri Assistart SiidTap II Logic AnaJja Logic AnaljBB! Intaface C1 inni J rKru CCancel点L 将 Gen erate n etlist for fun cti onal simulati on only 设置为 ON。1

23、8#d）点OK ,保存。点工具栏上的图标，进行全编译。#e）检查一下/modelsim/Psyth/source 里面，可以发现，已经生成了一个*.vo文件。这个就是需要的网表文件。（VHDL的输出网表是*.vho后缀名的）f）在这里，TestBench文件就继续用前面功能仿真里用的 top_tb.v文件；g）我们试一下直接指定预编译的库。3、编译设计文件（略）4、启动仿真器，指定顶层设计单元方法就不重复了。指定时参考以下截图。这次选库的时候选元件库。205、查看和调试结果可以看到，load在装载时，输出q延时一个时钟周期才输出，但它和输入时钟的边沿还是 完全同步的。21布局布线后时序仿真步骤

24、和综合后功能仿真大同小异，有以下几点要注意：(1) 进行布线后时序仿真需要的输入文件：z布局布线后网表；z 延时文件 *.sdo(Verilog)或*_vhd.sdo(VHDL);z TestBe nch 文件；z 仿真原型文件(在这时就添加进来)或预编译的库文件(仿真时指定)； Quartusll 里面设置重新把 Gen erate n etlist for fun cti onal simulati on only设置成OFF。全编译后，除了生成布局布线后网表文件以外，还会生成延时文件。(2) 依然要指定库文件的位置；:Start SimulationDesigr VHDL Verilog

25、 Libraries SDF Othas 23#KCancel#(3) 指定延时文件时，在下图位置指定延时文件。#(4) 需要注意两点：a) 对Verilog设计的仿真，延时文件需要复制到ModelSim 里面建的Project的根目录下。这一点，我也搞不明白，试了很久才发现的， 可能是我没有设置好的问题，也可能是这个版本本身的Bug。对VHDL设计，就不需要复制到ModelSim里面建的Project的根目录下。b) 指定Apply to Region里面，还要写TestBench里面例化顶层文件的例 化名。Eodify SDF EntrySDF FileBrowse.D: /M odelSim/S miation/modelsim/RAFAppli to RegionDelayO/tbJtyp !OKlpm_shift tb (.aclr ( aclr )f.clock (clock)f.data (data),.enable ( enable )f.load (load)f.shiftin ( shiftln )f q ( q )；(5) 查看仿真波形，q的输出就显示了延时。(完)24