PGA到高速DRAM的接口设计

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1、-FPGA做为系统的核心元件正在更多的用于.FPGA到高速DRAM的接口设计14355减小字体增大字体作者：Altera 公司 Lalitha Oruganti来源：不详发布时间：2008-1-25 3:52:52FPGA做为系统的核心元件正在更多的用于网络、通信、存储和高性能计算应用中,在这些应用中都需要复杂的数据处理。所以,现在FPGA支持高速、外部存储器接口是必须遵循的。现在的FPGA具有直接接口各种高速存储器件的专门特性。本文集中描述高速DRAM到FPGA的接口设计。设计高速外部存储器接口不是一件简单的任务。例如,同步DRAM已发展成高性能、高密度存储器并正在用于主机中。最新的DRAM

2、存储器DDR SDRAM,DDR2和RLDRAM II支持频率*围达到133MHz（260Mbits/s）_400MHz（800Mbits/s）。因此,设计人员往往会遇到下列问题：DQDQS相位管理、严格的定时限制、信号完整性问题和同步开关转换输出（SSO）噪声。另外一些板设计问题会延长设计周期或强迫接受降低性能。DQDQS相位关系管理DDR SDRAM靠数据选通信号（DQS）达到高速工作。DQS是用于DQ线上选通数据的非连续运行来保证它们彼此跟踪温度和电压变化。DDR SDRAM 用片上锁延迟环（DLL）输出相对于相应DQ的DQS。DQ和DQS信号间的相位关系对于DDR SDRAM和DDR2

3、接口是重要的。当写DRAM时,FPGA中的存储器控制器必须产生一个DQS信号,此信号是中心对准在DQ数据信号中。在读存储器时,进入FPGA的DQS是相对于DQ信号的沿对准（图1）。在接收DQS信号时,存储器控制器必须相移DQS信号使其与DQ信号对准。电路板引起的DQS和DQ之间的偏移,控制器中合成数据有效视窗和控制器输入寄存器中取样视窗要求决定必须延迟的DQS时间量。这是DRAM控制器设计中最需要解决的问题之一。存储器接口设计人员可采用下列技术对准DQS到数据有效视窗中心：板迹线DQS延迟,片上迹线DQS延迟,片上DLL或锁相环（PLL）。DQS板迹线延迟这是对准DQS和相关DQ信号的传统方法

4、。但此技术基于如下原因证明在复杂系统中存在性能障碍并且是无效的：以400Mbit/s为例,DQS相对于DQ额定延迟是1.25ns（假定DQS信号与DQ信号中心对准所需的相移是90）。实现此延迟必须增加大约7_8英寸迹线长度到DQS线（根据50特性阻抗的FR4片状微带大约160ps/in延迟）。若需要额外的信号布置,这不仅仅是复杂的板布置,而且会导致增加板成本。这对于与DIMM接口是特别确切的,由于路由每个DQS信号所需的另外长度是困难的。所需的延迟和所引起的迹线长度必须精确地预先确定。这锁定接口到专门频率,使设计人员灵活性很少。接口频率的任何变化将需要重新布置电路板。增加迹线长度也会导致DQS

5、线上较高的损耗。因此,这会连累上升和下降时间,限制了最高可达到的频率。片上迟迟元件此方法是用串联连接的延迟元件实现预先确定的延迟。延迟和实现延迟所需的相应延迟元件数必须根据工作频率和每个频率合适的元件数进行计算。设计人员可以用不同的设计技术,采用粗和细延迟结合起来进一步精确调节到所希望的值。然而,延迟元件对工艺、电压、温度（PVT）参量是固有敏感的,可高达40%。这些延迟变量降低了控制器的有效取样视窗,并不能用频率标定。因此,这种方法的局限性使它仅在较低频率（133MHz和以下频率）是有用的。片上DLL为了解决上述两个实现方法的设计问题,设计人员可以采用片上DLL,把延迟引入DQS线上。用所希

6、望接口频率的参考时钟和把所需延迟做为此时钟周期的反分比,DLL可以选择正确的延迟元件数来达到所希望的延迟。例如,Altera采用这种方法在读操作期间实现90DQS相移。这些FPGA具有片上DQS相移电路并在芯片的顶部和底部有专用DQSDQ I/0引脚。当不与外部存储器接口时,这些引脚不用做通用I/0。然而,当与外部存储器（如DDR SDRAM）接口时,这些引脚必须用于DQS。每个DQS信号都是与一组DQ信号相关。DQS：DQ比在用Strati* II FPGA时为1：4,1：8,1：16,1：18,1：32或1：36,而用Strati* FPGA 其比为1：8,1：16或1：32。专门DQS引

7、脚在路由到I/O输入寄存器等,内部连到延迟元件组。这些元件的附加延迟由DQS相移电路控制。专门DQS相移电路由DLL和控制电路组成,能够在读操作期间,在输入DQS信号上进行自动片上延迟插入。DQS相移电路用频率基准来为每个专门DQS引脚上的延迟元件产生控制信号,允许它来补偿PVT变化。此外,为使信道间的偏移最小,相移DQS信号通过平衡时间网络传输到DQ I/O元件（IOE）。读数据到系统的钟再同步DRAM接口设计的另一个问题是从DQS时钟域到系统时钟域变换读数据。来自DRAM的读数据首先在DQS时钟域捕获到存储器控制器中。然后,此数据必须变化到系统时钟域。为了保证正确地捕获DQ信号在FPGA中

8、,设计人员需要确定DQS和系统时钟之间的偏移。必须根据下列因素计算偏移精度来进行最小和最大定时分析（图2）：1、从PLL时钟输出到引脚的延迟（TpD1）2、时钟板迹线长度延迟（TpD2）3、来自时钟的DQS存取视窗（来自DDR存储器数据表的TDQSCK）延迟。4、 DQS板迹线长度延迟（tpD3）5、在FPGA到I/O元件中来自DQS引脚的延迟（tpD4）6、 I/O元件寄存器的微时钟到输出的数时间延迟（tco1）7、从I/O寄存器到再同步寄存器的延迟（tpD5）为了得到安全的再同步视窗,设计人员需要计算加上上面所列的所有延迟（称之为往返延迟）系统的最小和最大延迟（见图3）。用下面的方程式可得

9、到再同步视窗：再同步视窗=最小往返延迟+1个时钟周期最大往返延迟再同步寄存器的最大微建立和/保持时间若再同步视窗落在系统时钟沿的外面,设计人员需要用另外的相移PLL输出时钟,这沿将会在此视窗内。计算往返延迟和评估再同步时钟的时钟相位易于出错并且耗时。很多时间,设计人员用不断试验来找出再同步时钟相位。*些FPGA供应商提供设计帮助,可以减少或消除不断试验的过程。例如,Altera的再存储器一控制器IP核具有往返延迟计算器,这可使设计人员计算他们专用系统的再同步视窗。设计人员可以输入迹线延迟和其他专门适于他们系统的其他延迟元件。往返延迟计算器将判断系统时钟和DQS域之间的编移。若需要来自PLL的相

10、移输出,它也可以确定正确捕获数据所需的相移量。再同步的另一技术是用反馈时钟,另外的Read PLL示于图4。来自存储器的反馈时钟FBCLK的板迹线应该与DQ和DQS信号的板迹线长度相同。FBCLK连接到DRAM CLK引脚并返回到FPGA。Read PLL相移输入时钟FBCLK,所以,它能从DQS域到系统时钟域正确地捕获读数据。相移量是来自DRAM的TDQSCK,DQS、CLK和FBCLK迹线之间的任意板迹线偏移和IOE寄存器和再同步寄存器之间的延迟之和。信号完整性和板设计问题与存储器接口设计有关另一个共同问题是要保持信号完整性。接口的宽总线宽度导致同步开关转换噪声（SSN）,SSN可能导致误

11、码。另外,由于串扰、信号衰减、噪声等原因会使不合理的终端或板设计导致不好的信号质量。所有这些因素有害地影响系统性能和可靠性。所以,会理的板设计是建造建全存储器接口的关键。下面给出用于存储器接口的一些基本板布置指南：迹线长度匹配以避免信号间的偏移。路由DQ、DQS和CLK至少30密耳远离其他信号,以避免串扰。每2个终端电阻器用一个0.1_F电容器。提供精密的电阻器（精度1%_2%之内）。采用专门为DRAM VTT 设计的集成VTT稳压器。路由VREF至少20mm远离其他信号。在一边VREF与VSS屏蔽,在另一边VREF与VDDQ屏蔽。另外,选择正确的I/O布局,采用可编程电源和引脚,减慢I/O转

12、换率和选择正确的去偶电路可使SSN最小。对于多达81个驱动器（64个数据、8个ECC和9个选通信号）的DIMM（双列直插式存储器模件）系统的最坏情况,可以在存储器模块的开关转换状态。另外的28个信号在流水线存取中,可在同一时间在控制器中转换。去耦的传统方法包括根据板的路由,在合适的地方放置电容器和在驱动器引脚加电容器的预确定关系。可惜,当今DRAM的较高开关速度使得这种典型关系变得很少有用。设计去耦系统的关键限制因素通常不只是电容量,也包括电容器引线的电感量和连接电容器到电源和地平板的通路。VTT电压去耦应该做得非常靠近母板的并联工作。另外,去耦电容器应该连接在VTT和地之间。严格的遵照存储器

13、和FPGA供应商提供的板设计指南是重要的。为了保证存储器接口设计第一次就成功,必须在系统级执行信号完整性分析。信号完整性分析所用的可选工具是HSPICE,SPECCTRA Quest,*TK和Hyper Lyn*。另一建议是设计人员把设计用于系统前用示*平台来验证设计。实现第一次设计成功的关键是调试阶段。FPGA供应商为存储器和FPGA接口提供示*平台和专门的设计指南。定时问题高速存储器接口设计可能耗费不少时间,要满足大量功能和定时要求。使时钟抖动,信道面偏移、占空比失真和系统噪声最小,在增加有效定时容限中起主要的作用。这可在所有工作条件下改善系统可靠性。另外,必需正确地实现DRAM状态机和必

14、须小心对待DRAM的初始化和刷新。设计人员需要严格地执行验证来保证设计能满足定时和功能要求。必须执行4类定时分析：写数据定时,地址和命令定时,用DQS读捕获和捕获读数据到系统时钟域的再同步。Denali公司提供用于系统级验证的DRAM运转状态模型。为了简化存储器接口设计过程和降低设计周期时间,建议设计人员采用FPGA供应商或第三者公司提供的存储器控制器IP核。现在的IP核包括易用的图像接口,这些IP核是参量化的,所以,设计人员可以建造适合系统要求的控制器。例如,DDR SDRAM控制器核,让设计人员定制控制器来满足专门的接口要求（包括时钟速度,数据总线宽度,芯片选择数和存储器特性）。结语建造商

15、速存储器接口是一个复杂的任务,设计人员在设计这些接口前需要考虑几个因素。应该进行详细的定时分析,必须进行系统级验证。良好的存储器接口支持可减轻设计复杂任务而加速设计进程。设计存储器接口所选FPGA需要详尽的了解支付FPGA的硬件特性和围绕它的支持结构。存储器IP,控制器,软件和工具支持,仿真模型和好的文件等都是存储器接口设计的关键。（彭京湘）图1写和读周期期间的DQDQS相位关系。图2计算DQS和系统时钟之向编移时必须考虑的不同定时元件图3再同步视窗定时图图4从DQS时钟域到系统时钟域再同步读数据的另一种方法依赖于FBCLK,DQ和DQS信号的相等迹线长度返回上一页 打印 上一篇文章：ZiLO

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