matlab中fdatool使用说明

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1、基于MATLAB的滤波器设计由于MATLAB的广泛使用和功能的不断更新,基于MATLAB的滤波器设计方法以其方便快捷的特点,受到了设计者的欢迎.下面将举例说明基于MATLAB的FIR滤波器的设计.1 基于FDATool的FIR滤波器设计使用FDATool设计FIR滤波器的具体步骤如下：1.1 滤波器指标若需要设计一个16阶的FIR滤波器h=0,给定的参数如下： 低通滤波器 采样频率FS为48kHz,滤波器FC为10.8kHz 输入序列位宽为9位最高位为符号位在此利用MATLAB来完成FIR滤波器系数的确定.1.2 打开MATLAB的FDAToolMATLAB集成了一套功能强大的滤波器设计工具F

2、DAToolFilter Design & Analysis Tool,可以完成多种滤波器的设计、分析和性能评估.单击MATLAB主窗口下方的Start按钮,如图B.1所示,选择菜单ToolBoxFilter DesignFilter Design & Analysis ToolFDATool命令,打开FDATool,如图B.2所示.图B.1 FDATool的启动图B.2 FDATool的主界面另外,在MATLAB主命令窗口内键入fdatool,同样可打开FDATool程序界面.1.3 选择Design FilterFDATool界面左下侧排列了一组工具按钮,其功能分别如下所述： 滤波器转换T

3、ransForm Filter 设置量化参数Set Quantization Parameters 实现模型Realize Model 导入滤波器Import Filter 多速率滤波器Multirate Filter 零极点编辑器Pole-zero Editor 设计滤波器Design Filter选择其中的按钮,进入设计滤波器界面,进行下列选择,如图B.3所示.图B.3 FDATool设计FIR滤波器 滤波器类型Filer Type为低通Low Pass 设计方法Design Method为FIR,采用窗函数法Window 滤波器阶数Filter order定制为15 窗口类型为Kaise

4、r,Beta为0.5 FS为48kHz,FC为10.8kHz最后单击Design Filter图标,让MATLAB计算FIR滤波器系数并作相关分析.其系统函数H可用下式来表示：H=显然上式可以写成:H=即可以看成是一个15阶的FIR滤波器的输出结果经过了一个单位延时单元,所以在FDATool中,把它看成15阶FIR滤波器来计算参数.1.4 滤波器分析计算完FIR滤波器系数以后,往往需要对设计好的FIR滤波器进行相关的性能分析,以便了解该滤波器是否满足设计要求.分析操作步骤如下：选择FDATool的菜单AnalysisMagnitude Response,启动幅频响应分析如图B.4所示,x轴为频

5、率,y轴为幅度值单位为dB.图B.4 FIR滤波器幅频响应在图的左侧列出了当前滤波器的相关信息： 滤波器类型为Direct Form FIR直接I型FIR滤波器 滤波器阶数为15选择菜单AnalysisPhase Response,启动相频响应分析,如图B.5所示.由该图可以看到设计的FIR滤波器在通带内其相位响应为线性的,即该滤波器是一个线性相位的滤波器.图B.5 滤波器相频响应图B.6显示了滤波器幅频特性与相频特性的比较,这可以通过菜单AnalysisMagnitude and Phase Response来启动分析.图B.6 滤波器幅频和相频响应选择菜单AnalysisGroup Del

6、ay Response,启动群时延分析.FDATool还提供了以下几种分析工具： 群时延响应分析. 冲激响应分析Impulse Response,如图B.7所示. 阶跃响应分析Step Response,如图B.8所示. 零极点图分析Pole/Zero Plot,如图B.9所示.图B.7 冲激响应图B.8 阶跃响应图B.9 零极点图求出的FIR滤波器的系数可以通过选择菜单AnalysisFilter Coefficients来观察.如图B.10所示,图中列出了FDATool计算的15阶直接I型FIR滤波器的部分系数.图B.10 滤波器系数1.5 量化可以看到,FDATool计算出的值是一个有符

7、号的小数,如果建立的FIR滤波器模型需要一个整数作为滤波器系数,就必须进行量化,并对得到的系数进行归一化.为此,单击FDATool左下侧的工具按钮进行量化参数设置.量化参数有三种方式：双精度、单精度和定点.在使用定点量化前,必须确保MATLAB中已经安装定点工具箱并有相应的授权.1.6 导出滤波器系数为导出设计好的滤波器系数,选择FDATool菜单的FileExport命令,打开Export导出对话框,如图B.11所示.图B.11 滤波器系数Export对话框在该窗口中,选择导出到工作区Workplace.这时滤波器系数就存入到一个一维变量Num中了.不过这时Num中的元素是以小数形式出现的：

8、Num=Columns 1through 9-0.0369 0.0109 0.0558 0.0054 -0.0873 -0.0484 0.1805 0.4133 0.4133Columns 10 through 160.1805 -0.0484 -0.0873 0.0054 0.0558 0.0109 -0.03692 基于MATLAB内建函数的FIR设计在Matlab中已经内建有各种滤波器的设计函数,可以直接在程序中调用,这里介绍其中几个函数.2.1 fir1函数功能：设计标准频率响应的基于窗函数的FIR滤波器.语法：b=fir1；b=fir1；b=fir1；b=fir1；说明：fir1函数

9、可以实现加窗线形相位FIR数字滤波器设计,它可以设计出标准的低通、高通、带通和带阻滤波器.b=fir1可得到n阶低通,截至频率为Wn的汉明加窗线形相位FIR滤波器,0Wn1,Wn=1相当于0.5fs.滤波器系数包含在b中,可表示为当Wn=W1 W2时,fir1函数可得到带通滤波器,其通带为W1wW2.当ftype=high时,设计高通FIR滤波器；当ftype=stop时,设计带阻滤波器.在设计高通和带阻滤波器时,由于对奇次阶的滤波器,其在Nyquist频率处的频率响应为零,不适合构成高通和带阻滤波器.因此fir1函数总是使用阶数为偶数的滤波器,当输入的阶数为奇数时,fir1函数会自动将阶数加

10、1.b=fir1利用参数Window来指定滤波器采用的窗函数类型.其默认值为汉明窗.b=fir1可利用ftype和Window参数,设计各种滤波器.2.2 fir2函数功能：设计任意频率响应的基于窗函数的FIR滤波器.语法：b=fir2n,f,m;b=fir2n,f,m,Window;b=fir2n,f,m,npt;b=fir2n,f,m,npt,window;b=fir2n,f,m,npt,lap;b=fir2n,f,m,npt,lap,Window;说明：fir2函数可以用于设计有任意频率响应的加窗FIR滤波器,对标准的低通、带通、高通和带阻滤波器的设计可使用fir1函数.b=fir2n,

11、f,m可设计出一个n阶的FIR滤波器,其滤波器的频率特性由参数f和m决定.参数f为频率点矢量,且f0,1,f=1对应于0.5fs.矢量f按升序排列,且第一个元素必须是0,最后一个必须为1,并可以包含重复的频率点.矢量m中包含了与f相对应的期望得到的滤波器的幅度.b=fir2n,f,m,Window中用参数Window来指定使用的窗函数类型,默认值为汉明窗.b=fir2n,f,m,npt中用参数npt来指定fir2函数对频率响应进行内插的点数.b=fir2n,f,m,npt,lap中用参数lap来指定fir2在重复频率点附近插入的区域大小.3 基于FDATool的HDL代码产生在MATLAB 7

12、 中,对数字滤波器的设计提供了与若干种现实方案的接口.此类接口提供MATLAB到设计工具的无缝连接,即MATLAB根据设计工具的文件格式,将包含滤波器设计参数的文件输出.设计工具导入该文件,并作为设计模块的一部分.在此类接口中包括与Xilinx公司和TI公司的接口,还包括C头文件以与HDL代码.与FDATool的启动类似,单击MATLAB主窗口下方的Start按钮,选择ToolBoxFilter Design HDL coderFilter Design &Analysis Tool,打开FDATool.根据上节相同的设计和分析步骤,对FIR滤波器进行分析和设计,在设计完毕之后,可以得到滤波器

13、系数.此时就可以应用设计工具接口.3.1 C语言头文件的产生选择FDATool菜单的TargetsGenerate C Header命令,打开产生C语言头文件的窗口,如图B.12所示.图B.12 产生C语言头文件可以看到输出的头文件中,变量名和变量长度名可以自定义,变量输出的格式也有很多种可以选择.根据在FDATool量化时选用的量化方式,窗口中会显示推荐使用的输出格式.产生的头文件内容如下：/* Filter Coefficients generated by the Filter Design and Analysis Tool* Generated by MATLAB 7.0*Gener

14、ate on：22-Dec-2005 11:42:24*/*Discrete-Time FIR Filter *-*Filter Structure ：Direct-Form FIR *Filter Order ：15* Stable ：Yes*Linear Phase ：Yes*/* General type conversion for MATLAB generated C-code */# includetmwtypes.h/*Expected path to tmwtypes.h* C:MATLAB7externincludetmwtype.h*/const int BL = 16；c

15、onst real64_T B16=；3.2 Xilinx系数文件的产生选择FDATool菜单的TargetsXilinx Coefficients.COEfile命令,MATLAB直接提示文件的保存位置,保存完毕之后另开一个窗口显示该文件的内容.典型的文件内容如下所示.; XILINX CORE Generator Distributed Arithmetic FIR filter coefficient File; Generated by MATLAB 7.0 and the Filter Design Toolbox 3.0.; ; Generated on：22-Dec-2005 1

16、2：03：10;Radix = 16 ；Coefficient_Width = 16 ；CoefData =0000,079c,05a2,f90b,f166,0000,2272,4000,4000,2272,0000,f166,f90b,05a2,079c,0000;这些系数已经运用二进制补码对其进行了运算,所以可以表示成十六进制.3.3 CCS接口CCSCode Composer Studio是TI公司为其数字信号处理器开发的集成开发环境IDE.在HDL coder中,可以向CCS输出C语言头文件或者直接写入处理器的存储空间中,然后由CCS本身作进一步的处理.在此接口中,可以选择目标板和目标

17、处理器的型号,在这里目标板的型号一般只能是TI公司提供的专用EVM板.上述型号必须手动输入.选择FDATool菜单的TargetsCode Composer StudioIDE命令,打开CCS接口.此接口的窗口如图B.13所示.图B.13 CCS接口窗口3.4 HDL语言的生成选择FDATool菜单的TargetsGenerate HDL命令,打开生成HDL源代码的窗口,该窗口如图B.14所示.图B.14 生成HDL源代码的窗口在生成HDL文件时,可以选择生成VHDL或是Verilog HDL.可以对时钟信号、复位信号、进程、构造体和实体的定义等等进行设置.最后可以选择文件输出的文件夹和文件名

18、.文件一般有如下内容和格式：- - Module :filter- Generated by MATLAB 7.0 and the Filter Design HDL Coder 1.0- Generated on :2005-12-22 12:33:35- HDL Code- 此处显示滤波器特性以与输出HDL代码时的设置-LIBRARY IEEE;USE IEEE.std_logic_1164.all;USE IEEE.numeric_std.ALL;ENTITY filter IS PORT clk : IN std_logic;clk_enable : IN std_logic; res

19、et : IN std_logic;filter_in : IN std_logic_vector ; - sfix16_En15filter_out:OUT std_logic_vector -sfix16_En9;END filter;- -Module Architecture : filter - ARCHITECTURE rt1 OF filter IS -局部函数-类定义TYPE delay_pipeline_type IS ARRAY OF signed ;-sfix16_En15-定义常数CONSTANT coeff1:signed:=to_signed;-sfix16_En1

20、4CONSTANT coeff2:signed:=to_signed;-sfix16_En14CONSTANT coeff3:signed:=to_signed;-sfix16_En14CONSTANT coeff4:signed:=to_signed;-sfix16_En14CONSTANT coeff1:signed:=to_signed;-sfix16_En14CONSTANT coeff2:signed:=to_signed;-sfix16_En14CONSTANT coeff3:signed:=to_signed;-sfix16_En14CONSTANT coeff4:signed:

21、=to_signed;-sfix16_En14CONSTANT coeff5:signed:=to_signed;-sfix16_En14CONSTANT coeff6:signed:=to_signed;-sfix16_En14CONSTANT coeff7:signed:=to_signed;-sfix16_En14CONSTANT coeff8:signed:=to_signed;-sfix16_En14CONSTANT coeff9:signed:=to_signed;-sfix16_En14CONSTANT coeff10:signed:=to_signed;-sfix16_En14

22、CONSTANT coeff11:signed:=to_signed;-sfix16_En14CONSTANT coeff12:signed:=to_signed;-sfix16_En14CONSTANT coeff13:signed:=to_signed;-sfix16_En14CONSTANT coeff14 :signed:=to_signed;-sfix16_En14CONSTANT coeff15:signed:=to_signed;-sfix16_En14CONSTANT coeff16:signed:=to_signed;-sfix16_En14-信号SIGNAL delay_p

23、ipeline :delay_pipeline_type ;sfix16_En15SIGNAL product15 :signed;-Sfix32_En29SIGNAL product14 :signed;-Sfix32_En29SIGNAL product13 :signed;-Sfix32_En29SIGNAL product12 :signed;- Sfix32_En29SIGNAL product10 :signed;- Sfix32_En29SIGNAL product9 :signed;- Sfix32_En29SIGNAL product8 :signed;- Sfix32_En

24、29SIGNAL product7 :signed;- Sfix32_En29SIGNAL product5 :signed;- Sfix32_En29SIGNAL product4 :signed;- Sfix32_En29SIGNAL product3 :signed;- Sfix32_En29SIGNAL product2 :signed;- Sfix32_En29SIGNAL sum1 :signed;-sfix40_En29SIGNAL add_temp :signed;-sfix33_En29SIGNAL sum2 :signed;-sfix40_En29SIGNAL add_te

25、mp_1 :signed;-sfix41_En29SIGNAL sum3 :signed;-sfix40_En29SIGNAL add_temp_2 :signed;-sfix41_En29SIGNAL sum4 :signed;-sfix40_En29SIGNAL add_temp_3 :signed;-sfix41_En29SIGNAL sum5 :signed;-sfix40_En29SIGNAL add_temp_4 :signed;-sfix41_En29SIGNAL sum6 :signed;-sfix40_En29SIGNAL add_temp_5 :signed;-sfix41

26、_En29SIGNAL sum7 :signed;-sfix40_En29SIGNAL add_temp_6 :signed;-sfix41_En29SIGNAL sum8 :signed;-sfix40_En29SIGNAL add_temp_7 :signed;-sfix41_En29SIGNAL sum9 :signed;-sfix40_En29SIGNAL add_temp_8 :signed;-sfix41_En29SIGNAL sum10 :signed;-sfix40_En29SIGNAL add_temp_9 :signed;-sfix41_En29SIGNAL sum11 :

27、signed;-sfix40_En29SIGNAL add_temp_10 :signed;-sfix41_En29SIGNAL output_typeconvert :signed ; - Sfix16_EN9SIGNAL output_register :signed ; - Sfix16_EN9 BEGIN-块声明Delay_pipeline_process : PROCESS BEGINIF reset = 1 THEN delay_pipeline=0;ELSIF clkevent AND clk = 1 THEN IF clk_enable=1 THEN delay_pipelin

28、e=signed;delay_pipeline=delay_pipeline ;END IF ;END IF ;END PROCESS Delay_pipeline_process;Product15 = delay_pipeline * coeff15 ;Product14 = delay_pipeline * coeff14 ;Product13 = delay_pipeline * coeff13 ;Product12 = delay_pipeline * coeff12 ;Product10 = delay_pipeline * coeff10;Product9 = resizedel

29、ay_pipeline & 00000000000000,32;Product8 = resizedelay_pipeline & 00000000000000,32;Product7 = delay_pipeline * coeff7;Product5 = delay_pipeline * coeff5 ;Product4= delay_pipeline * coeff4 ;Product3 = delay_pipeline * coeff3 ;Product2 = delay_pipeline * coeff2 ;add_temp=resize +resize;Sum1=resize;ad

30、d_temp_1=resize +resize;Sum2= add_temp_1 ;add_temp_2=resize +resize;Sum3= add_temp_2 ;add_temp_3=resize +resize;Sum4= add_temp_3 ;add_temp_4=resize +resize;Sum5= add_temp_4 ;add_temp_5=resize +resize;Sum6= add_temp_5 ;add_temp_6=resize +resize;Sum7= add_temp_6 ;add_temp_7=resize +resize;Sum8= add_te

31、mp_7;add_temp_8=resize +resize;Sum9= add_temp_8 ;add_temp_9=resize +resize;Sum10= add_temp_9 ;add_temp_10=resize +resize;Sum11= add_temp_10 ;output_typeconvert=resizeshift_rightsum11+0& sum11 & NOT sum11 & NOT sum11 & NOT sum11 & NOT sum11 & NOT sum11 & NOT sum11 & NOT sum11 & NOT sum11 & NOT sum11

32、& NOT sum11 & NOT sum11 & NOT sum11 & NOT sum11 & NOT sum11& NOT sum11 & NOT sum11 & NOT sum11& NOT sum11& NOT sum11,20 ,16;Output_Register_process : PROCESS BEGINIF reset =1 THENOutput_register=0;ELSIF clkevent AND clk =1THENIF clk_enable = 1 THENOutput_register=output_typeconvert;END IF;END IF;END

33、 PROCESS Output_Register_process;-任务声明filter_out =std_logic_vector;END rtl;与此同时,还会生成一个所谓test bench文件,产生用于检验滤波器响应的测试向量.实验 3: 设计 FIR有限冲激响应滤波器针对 Spartan-3E开发套件介绍在这个实验里, 将向你展示通过系统发生器的FIR 和 FDATool模块来指定、模拟和实现FIR滤波器的方法. FDATool 模块被用来定义滤波器的阶数和系数, FIR模块被用作 Simulink 模拟以与在 FPGA中用 Xilinx ISE来实现设计.你也可以通过实际硬件来运行

34、它以验证这个设计的功能.注意:在 c:xupdsp_flowlabslabsolutionslab3 目录下有完整的例子.目标在完成这个试验后, 你将能够: 用 FDATool 模块输入你的滤波器指数,在设计中使用产生的系统或把它储存在工作区 使用具有 FDATool 模块产生的系数的FIR模块, 并在Simulink中运行 bit-true 仿真 产生设计并用 Resource Estimator 模块和post-map 报告估计资源利用量设计描述你是Cyberdyne系统的一个dsp设计者. 你的公司正在调查用数字滤波器代替安防检测器中的模拟滤波器,以尝试提高性能和降低整个系统的成本. 这

35、将使贵公司可以进一步渗入日益增长的安防市场. 一个单频取样滤波器设计如下: Sampling Frequency 采样频率 = 1.5 MHz Fstop 1 = 270 kHz Fpass 1 = 300 kHz Fpass 2 = 450 khz Fstop 2 = 480 kHz Attenuation on both sides of the passband双边通频带衰减 = 54 dB Pass band ripple通频带脉动 = 1因为灵活性和上市时间的原因,Cyberdyne已经选择FPGA来实现它. 你的HDL设计经验是有限的. 因为你对MathWorks的产品比较熟悉,所

36、以System Generator for DSP会是一个在FPGA中实现滤波器的优秀解决方案.你的经理 Miles Booth 已经要求你创建一个在即将完成的 Spartan-3E 原型板上实现的滤波器的原型. 这个原型必须尽可能快地完成,这是因为Aggressive Security会议即将来临, 这个会议是业界今年最大的会议,我们不能错过它.你的经理已经提供了具有输入源和输出接收端的最初模型. 你的设计必须用随机输入源和来自DSP Blockset的chirp信号来仿真. 为分析滤波器的输出, 输入和输出信号在频谱示波器中显示. 频谱示波器用来比较在FPGA中实现的定点 FIR 滤波器的

37、录放频谱响应.两个不同的输入源用来仿真这个滤波器: chirp 信号模块, 其扫描频率为 6 KHz 到 10 KHz ,不管其瞬时输出频率 随机信号源发生器, 它输出范围在1.9到1.9的均匀分布的随机信号. 因为均匀信号是有界的,它是驱动定点滤波器的较好的选择.设计流程这个试验由六个主要步骤组成. 在步骤1,你将用系统发生器的FDATool模块来产生指定FIR滤波器的系数. 在步骤2, 你将把这个系数与 FIR filter 模块联系起来. 步骤3要求你用两个已提供的输入源仿真这个设计并分析系数和输入信号宽度变化的影响. 在步骤4, 你将要添加一个转换模块以调整输出宽度,添加一个延时模块以

38、提高效率,添加一个资源估计模块以估计资源占用量,从而完成整个设计. 在下一步将实现这个设计. 在每一步总的指示下面, 你会发现手把手的说明和图表,指出了实现总的指示的更多细节. 如果你对个别指导有信心, 可以略过手把手的说明,跳到下一步的总指示.注意:如果你当时不能完成这个实验, 你可以从Xilinx大学计划下载实验文件产生FIR滤波器所需的系数步骤 1实验总流程:步骤 4: 完成整个设计步骤 3: 仿真滤波器步骤 2: 把系数与滤波器相关联步骤 1:产生滤波器系数Step 7: 执行 HW-in-the-Loop 验证Step 5: 实现设计 Step 6: 估计资源占用量从Xilinx B

39、lockset DSP blockset中添加FDATool模块到包含一个 DA FIR 滤波器的设计中. 按照下列要求用FDATool模块产生FIR滤波器的系数 Sampling Frequency 采样频率 = 1.5 MHz Fstop 1 = 270 KHz Fpass 1 = 300 KHz Fpass 2 = 450 Khz Fstop 2 = 480 KHz Attenuation on both sides of the passband双边通频带衰减 = 54 dB Pass band ripple通频带脉动 = 1 在 Matlab中, 改变目录为c:/xup/dsp_fl

40、ow/labs/lab3/: 在命令行窗口键入cdc:/xup/dsp_flow/labs/lab3/ . 从MATLAB控制台窗口打开bandpass_filter.mdl模块 从Xilinx Blockset DSP添加FDATool模块到这个设计 在FDATool Design Filter窗口 输入下列滤波器参数 Response Type: Bandpass Units: KHz Sampling Frequency = 1.5 MHz Fstop 1 = 270 KHz Fpass 1 = 300 KHz Fpass 2 = 450 Khz Fstop 2 = 480 KHz At

41、tenuation on both sides of the passband = 54 dB Pass band ripple = 1 图 3-1. 在 FDATool中设计一个滤波器. 点击Design Filter按钮以确定滤波器指令频谱窗口将被更新并显示如图 3-2图 3-2. 所设计滤波器的幅频响应.1. 基于所定义的技术要求, 最小的滤波器阶数是多少? 用File Save Session来储存fda格式文件coefficients.fda中的系数注意: 这是可选的步骤. 这些系数对这个设计仍然可以利用. 如果你把参数储存在 fda-file中,你可以通过 FDATool 模块参数

42、对话框来加载它们. 用File Export导出工作区中的系数,其Numerator variable name为Num图3-3注意: 这将在你的 MATLAB 工作区添加Num变量. 对于一个 FIR 滤波器, Num to 代表用在滤波器中的系数. 因为通过 FDATool 模块仍能利用这些系数,这也是一可选的步骤图 3-3. 在工作区中导出系数. 在 MATLAB 控制台窗口键入Num来查看系数列表 在 MATLAB 控制台窗口键入max以确定指出系数宽度和二进制小数点的最大系数值2. 填入与系数相关的下列信息最大值:_最小值:把系数与 FIR 滤波器相关联步骤 2实验总流程:Step

43、4: Complete the Design Step 3: Simulate the FilterStep 2: Associate Coefficients to FilterStep 1:Generate Filter CoefficientsStep 7: Perform HW-in-the-Loop VerificationStep 5: Implement Design Step 6: Estimate Resources从Xilinx Blockset DSP library添加FIR滤波器模块并与产生的系数关联 从Xilinx Blockset DSP library 添加FI

44、R 滤波器到设计中 双击Xilinx FIR Filter模块并在模块参数窗口 中输入以下参数 Coefficients : xlfda_numerator Coefficient Structure : Inferred from Coefficients Number of bits per Coefficients : 12 Binary Point for Coefficients : 11 Provide Valid Ports : unchecked图 3-4. FIR 滤波器模块参数. 点击OK以接受设置 如图 3-5所示连接设计的各个模块图 3-5. 设计用来仿真的FIR 滤波

45、器模块.在Simulink中仿真 FIR 滤波器步骤 3实验总流程:Step 4: Complete the Design Step 3: Simulate the FilterStep 2: Associate Coefficients to FilterStep 1:Generate Filter CoefficientsStep 7: Perform HW-in-the-Loop VerificationStep 5: Implement Design Step 6: Estimate Resources设置样值输入为FIX_8_6 ,输入采样周期为1/1500000. 利用频谱示波器,

46、 研究 chirp 和 noise 信号的输出. 双击Gateway In模块并设置格式为FIX_8_6,采样周期为1/1500000 选择Chirp信号为输入源并开始仿真如果你收到下列错误, 根据消息更新FIR的等待时间, 并再次仿真. 调出示波器并验证一直衰减的FIR滤波器的输出信号,这些信号应如图 3-7 和图 3-8所示. 图 3-7. 无衰减通频带 .图 3-8. 禁带衰减 . 停止仿真 选择Random Source并运行仿真图 3-10. 随机信号输入源 . 停止仿真完成 FIR 滤波器设计步骤 4实验总流程:Step 4: Complete the Design Step 3:

47、 Simulate the FilterStep 2: Associate Coefficients to FilterStep 1:Generate Filter CoefficientsStep 7: Perform HW-in-the-Loop VerificationStep 5: Implement Design Step 6: Estimate Resources加入convert模块以得到 FIX_8_6 格式的输出,从而降低显示所需的动态量程. 加入delay部件以提高性能. 利用Resource Estimator估计设计所需的资源. 从Xilinx Blockset Bas

48、ic Elements库中添加一个Convert模块到FIR滤波器的输出以使输出符合FIX_8_6 格式并改变quantization为Truncate,Overflow为Wrap 从Xilinx Blockset Basic Elements库中添加一个延时部件到输出以实现流水线技术并提高性能,流水线技术会在输出衰减器中得到实现 确信FIR size 被设置为FIX_12_11,Gateway In size 被设置为FIX_8_6 从Xilinx Blockset Index库中添加Resource Estimator模块到设计中注意: 注意你的设计应如图 3-11所示.图 3-11. 完

49、成的FIR 滤波器设计.实现 FIR 滤波器步骤 5实验总流程:Step 4: Complete the Design Step 3: Simulate the FilterStep 2: Associate Coefficients to FilterStep 1:Generate Filter CoefficientsStep 7: Perform HW-in-the-Loop VerificationStep 5: Implement Design Step 6: Estimate Resources设置 FIR 硬件过采样率为 9, FIR 核等待时间为14, 然后运行仿真. 这将更新

50、采样率为 7.407e-008. 按照以下技术要求用系统发生器产生代码. 在工程向导里打开bandpass_filter.ise工程, 综合并执行它. Input : Width = FIX_8_6, Quantization = Truncate, Overflow = Wrap Output Width: FIX_8_6 FIR Core Latency: 14 FIR Hardware Over-Sampling Rate: 9 FIR Coefficients: FIX_12_12 Compilation: HDL Netlist Part: Spartan3e xc3s500e-4f

51、g320 Synthesis Tool: XST Target Directory: c:/xup/dsp_flow/labs/lab3/ise Create Testbench: Unchecked Simulink System Period :7.407e-008 FPGA System Clock Period :20 双击 FIR 模块并设置Hardware Over-Sampling Rate为9,latency为143. Hardware Over-Sampling Rate 设置为 9 后,滤波器的实现结果有何变化? 为何要把它设为 9 而不是 8? 运行仿真. 如果采样率更新窗口出现, 接受采样率为 7.407e-008 并再次运行仿真 双击系统发生器符号并设置以下参数 Compilation: HDL Netlist Part: Spartan3e xc3s500e-4fg320 Synthesis Tool: XST Target Directory: c:/xup/dsp_flow/labs/lab3/ise Create Testbench: Unchecked Simulink System Period :7.407e-008 FPGA System Clock Period :20 双击Generate按钮以产生设