基于FPGA的模拟信号检测处理系统设计与仿真毕业论文

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1、 基于FPGA的数字式集成运放参数测试仪基于FPGA的模拟信号检测处理系统设计与仿真摘 要：本次课题是基于FPGA设计。实际上仍然采用VHDL语言编写源程序，并且通过Max+Plus 10.0进行编译、仿真和下载实现其功能。模拟信号检测处理系统大致结构可以分为七个主要部分，即：8位二进制循环加法计数器、数据锁存器、数据处理模块、片选信号模块、进制转换模块、小数点控制模块和七段译码显示模块等。另外，在进行数据比较时上升沿和下降沿都会有毛刺出现，所以在CPLD的输入管脚出添加了消抖动模块。整体上看来，模块间的布局与功能衔接都是非常重要的。模拟信号的检测及处理可以在数字电子的基础上实现。本次课题把它

2、纳入计算机编程行列。理论的软件仿真可以通过，这样就利用FPGA建模系统可以大大简化操作流程，减少器材用量，并且还可以把这一功能用集成芯片的方式构造，最后使其运作成本降低，携带十分方便。最关键部位采用FPGA可编程器件，借助于大规模集成的FPGA和高效的设计软件。通过直接对芯片结构的设计能够实现模拟信号检测处理的功能。这个检测系统完全采用数字化的测量，采用VHDL硬件描述语言，以FPGA器件作为控制的核心，使整个系统显得精简，能达到所要求的技术指标。相比较其他传统的检测系统具有灵活的现场更改性，还有处理速度快，实时性好、精确可靠、抗干扰性强等优点。关键词：FPGA、CPLD、VHDL；数模（DA

3、）转换、8位加法计数、数据锁存、数据处理、七段译码显示； The design of the simulated signal detection processing system and emulates based on FPGA Abstract: Program is designed based on FPGA. Actually, still compile source program with VHDL language, and through Max + Plus10.0 compile, emulate and download realization its func

4、tion. Imitate signal detection processing system approximately structure can divide into 7 major parts：the 8 circulating addition counter and data lock of binary system store ware and data handling modular and flat choose signal modular , enter system conversion modular and the control modular of ra

5、dix point with 7 decode to show modular. Additionally, when carrying out data to compare go up along with drop along metropolis have the burr that appears , so in the input pin of CPLD have added to eliminate shake modular. On whole, seem that it is very important that function and the layout betwee

6、n modular join. Handling and the detection of simulated signal can realize on the foundation of digital electron. Program fits it into computer programming ranks. Theoretical software emulation can pass , so build mould system using FPGA can simplify operating process greatly, reduce equipment to us

7、e quantity , and can still construct this function with the way of integrated chip, make its running cost reduce finally, it is very convenient to carry. The most crucial position adopts FPGA but programming device, have the aid of in the design software of efficiency and FPGA of large scale integra

8、tion. Through directly realizing simulated signal for the design of chip structure the function of detection handling. This measure of testing system that adopts digitlization completely describes language with VHDL hardware, so as FPGA device is the core of control, makes entire system look to retr

9、ench , can reach the technical index that will be beged. The testing system that compares with more other traditions has the flexible change on-the-spot, still have handling speed rapid, real time the good, accurately reliable strong etc. advantage of interference rejection. Keywords: FPGA CPLD VHDL

10、; Digital-to-analogue ( D A ) change , 8 additions count , data handling , 7 decode to show; I基于FPGA的模拟信号检测处理系统设计与仿真第1章 绪论1.1 序言随着科学技术的进步，电子器件和电子系统设计方法日新月异，电子设计自动化（Electronics Design Automation，EDA）技术正是适应了现代电子产品设计的要求，吸收了多学科最新成果而形成的一门新技术。随着基于FPGA的EDA技术的发展和应用领域的扩大与深入，EDA技术在电子信息、通信、自动控制及计算机应用等领域的重要性日益突

11、出。为保证电子产品设计的速度和质量，适应“第一时间推出产品”的设计要求，EDA技术已成为不可缺少的一项先进技术和重要工具。我们这次研究设计的“基于FPGA的模拟信号检测处理系统”就是运用可编程逻辑器件为主系统芯片，用VHDL对其进行设计开发，系统完全依靠于数字化的检测，采用VHDL硬件描述语言，以FPGA器件作为控制的核心，使整个系统显得尤为精简，能达到所要求的技术指标，具有灵活的现场更改性，还有处理速度快，实时性好、可靠、抗干扰性强等优点。当今电子系统数字化已成为有目共睹的趋势。从传统的应用中小规模芯片构成电路系统到广泛地应用单片机,直至今天FPGA/CPLD在系统设计中的应用,电子设计技术

12、已迈入了一个全新的阶段。FPGA/CPLD不仅具有容量大、逻辑功能强的特点,而且兼有高速、高可靠性。同时使得硬件的设计可以如软件设计一样方便快捷,使电子设计的技术操作和系统构成在整体上发生了质的飞跃。采用FPGA/CPLD可编程器件,可利用计算机软件的方式对目标器件进行设计,而以硬件的形式实现既定的系统功能。在设计过程中,可根据需要随时改变器件的内部逻辑功能和管脚的信号方式,借助于大规模集成的FPGA/CPLD和高效的设计软件,用户不仅可通过直接对芯片结构的设计实行多种数字逻辑系统功能,而且由于管脚定义的灵活性,大大减轻了电路图设计和电路板设计的工作量及难度,同时,这种基于可编程芯片的设计大大

13、减少了系统芯片的数量,缩小了系统的体积,提高了系统的可靠性。1.2 课题发展现状和前景展望模拟信号的检测及处理可以在数字电子的基础上实现。本次课题把它纳入计算机编程行列。理论的软件仿真可以通过，就这样利用FPGA建模系统可以大大简化操作流程，减少器材用量，并且还可以把这一功能用集成芯片的方式构造。使其运作成本降低，携带十分方便。最关键部位采用FPGA可编程器件，借助于大规模集成的FPGA和高效的设计软件，通过直接对芯片结构的设计能够实现模拟信号检测处理的功能。这个检测系统完全采用数字化的测量，采用VHDL硬件描述语言，以FPGA器件作为控制的核心，使整个系统显得精简，能达到所要求的技术指标，相

14、比较其他传统的检测系统具有灵活的现场更改性，还有处理速度快，实时性好、精确可靠、抗干扰性强等优点。可以让使用该系统的人快速而准确的得到所需参数并且处理，让电子产品的研究设计周期缩短，电子设备的维护速度提高。通过毕业设计课题还可进一步懂得模拟检测、可编程器件的结构、功能特点，对其测试方法有进一步的认识，对使用可用编程器件设计的思路和其使用方法有更深刻的理解。本系统中的外围电路设计相对简单、可靠，且鉴于FPGA和VHDL语言自身的特点，系统具有较好的扩展性，在检测具有一定的通用性。系统主要包括：8位二进制循环加法计数器、数据锁存器、数据处理模块、片选信号模块、二进制转换模块、小数点控制模块和七段译

15、码显示模块等几部分。近年来随着科学技术的快速发展及集成电路的大量生产和应用，模拟检测系统作为一种功能性很强的工具在自动控制系统、测量仪表及其它电力电子设备中得到越来越广泛的应用，已广泛深入到电子系统设计应用的各个领域。特别是它在检测技术中的应用，使电子测量技术进入了高灵敏度时代。相比之下，反映该系统自身质量参数的测试手段却远远没有跟上。在实际的设计生产中，从事科研、高精度检测、精密处理等的工程技术人员以及使用模拟系统做电子系统的设计、测试人员都迫切希望能在工作中快速得到所需要的精确的参数便于分析处理。这就要求对常用重要参数达到快速准确的测试。以前简单廉价的测试方法多采用直接测量或者间接测量,如

16、果采用前者传统模拟器件系统测量，虽然系统成本较低，但是检测参数的精度不高，只能用作初步测量或者实验教学；后者检测精度比较高,但是使用这检测方式，测试系统都需要自己搭建,而且需要针对不同的参数改变电路。现在即使有一些台式的模拟信号测试仪器,也需要大量的手动操作,参数测试速度慢,越来越难以满足电子系统和设备的实验、设计、生产、维护中对检测仪表的需要。目前模拟系统检测参数快速测试水平还不够完善，很多现有小型测试系统大部分是手动或者半自动的，测试速度慢，操作比较麻烦，自动化程度不够高。电子技术的发展特别是芯片技术、EDA技术的日趋进步和完善，推动了数字系统设计的迅猛发展。用大规模集成件芯片设计的系统体

17、积小，质量轻、功耗低，可靠性高，系统成本低。EDA技术给电子设计带来了巨大变革，尤其是硬件描述语言的出现和发展，解决了传统用电路原理图设计大系统工程时的诸多不便，成为电子电路设计人员的最得力助手。这就为信号检测的研制指出了新的方向。使用FPGA器件设计模拟信号检测处理系统，依靠于数字化的测量，采用VHDL硬件描述语言，以FPGA器件作为控制的核心，使整个系统显得精简，不但能达到所要求的技术指标，还具有灵活的现场更改性，还有处理速度快，实时性好、可靠、抗干扰性强等优点。我们这次研究设计的“基于FPGA的模拟信号检测处理系统”就是运用可编程逻辑器件为主系统芯片，用VHDL对其进行设计开发，设计并制

18、作一个能检测模拟信号并且做简单数据处理最后数码显示的系统。课题所研究的技术具有良好的发展前景。1.3 数字检测系统的设计方法1.3.1 数字系统的传统设计方法从概念上讲,凡是利用数字技术处理和传输信息的电子系统都可以称为数字系统。像其他电子系统一样，数字系统往往是采用传统的搭积木式的方法进行设计,在处理信号上面几乎都是AD转换或者DA转换。通过由器件搭成的电路板,由电路板搭成电子系统。数字系统最初的“积木块”是固定功能的标准集成电路。用户只能根据需要选择合适的器件，并按照器件推荐的电路搭成系统。在设计时，设计者几乎没有灵活性可言，搭成的系统所需的芯片种类多且数目大，故所需的市场成本自然就高了很

19、多。1.3.2 基于芯片的设计方法利用EDA工具，采用可编程器件，通过设计芯片来实现系统功能，这种方法称为基于芯片的设计方法。新的设计方法能够由设计者定义器件的内部逻辑和管脚，将原来由电路板设计完成的大部分工作放在芯片的设计中进行。同时，基于芯片的设计可以减少芯片的数量，缩小系统体积，降低系统能耗，提高系统的性能和可靠性。可编程逻辑器件和EDA技术给今天的硬件系统设计者提供了强有力的工具，使得电子系统的设计 方法发生了质的变化。传统的“固定功能集成块连线”的设计方法正逐步推出历史舞台，而基于芯片的设计方法正在成为现代电子系统设计的主流。可以说，当今的数字系统设计已经离不开可编程逻辑器件和EDA

20、工具。本次课题是基于FPGA设计，实际上仍然采用VHDL语言编写源程序，并且通过Max+Plus10.0进行编译、仿真和下载实现其功能。模拟信号检测处理系统大致结构可以分为七个主要部分，即：8位二进制循环加法计数器、数据锁存器、数据处理模块、片选信号模块、进制转换模块、小数点控制模块和七段译码显示模块等。另外，在进行数据比较时上升沿和下降沿都会有毛刺出现，所以在CPLD的输入管脚出添加了消抖动模块。整体上看来，模块间的布局与功能衔接都是非常重要的。1.3.3 运用可编程器件的设计步骤FPGA的设计步骤大致分为：设计输入、设计编译、设计仿真、设计下载。设计输入：采用VHDL硬件描述语言进行编辑，

21、这种编辑方式主要在于函数库引入声明、脚位声明、逻辑功能的描述。设计编译：将电路设计文件转换成可烧写用的输出文件，所有写出的程序都必须经过编译后才可以进行时序分析、仿真与烧写。设计仿真：测试显现出所设计电路的逻辑与时序，验证电路的正确性。设计下载：将电路设计文件转换后的输出文件，烧写转换成位流文件(FPGA)的编译的过程。在该过程中,编译软件自动地对设计文件进行综合、优化,并针对所选中的器件进行映射、布局、布线,产生相应的位流数据文件。注：以上各步骤都在MAX+PLUS 10.0环境下实现。解决措施：当程序在具体调试时，会出现语法意义、逻辑冲突和调用库函数等一系列错误，这些都将导致运行的失败。所

22、以应当仔细解读错误提示逐一改正后才能进行波形仿真。理论测试通过后的硬件下载主要是针对部分不明故障的排除，管脚的锁定、引线的接触等情况时有发生。总之，今后在研究工程中要运用合理的技术，用最简单的方法实现设计所需要的功能。1.4 VHDL设计技术简介EDA的关键技术之一是要求用行为抽象化方法来描述数字系统的硬件电路,即硬件描述语言(HDL)描述方式。所以采用硬件描述语言及相关的编辑、综合和仿真等技术是当今EDA领域发展的又一重要特征。在硬件描述语言几十年的发展历程中,出现了百余种HDL。除常见的ABEL_HDL、Verilog_HDL、VHDL等之外,其余绝大多数是各公司的专有产品。超高速集成电路

23、硬件描述语言VHDL VHSIC (Very High Speed Integrated Circuit )Hardware Discription Language作为IEEE_1076标准所规范的硬件描述语言,得到了众多EDA公司和集成电路厂商的支持与认同，已经成为现代电子设计领域的通用描述语言和主要设计手段。（1）VHDL主要用于描述数字系统的结构、行为、功能和接口，尤其是其强大的行为描述能力和语言结构，只需直接面对对象进行系统级的逻辑行为描述，从而避开了具体的器件结构来进行系统设计。（2）VHDL的设计文件可以被不同EDA工具和各类CPLD器件所支持，并创建为阶层式设计模块综合到CPL

24、D/FPGA器件中，使之以最快的速度上市并自然地转换为ASIC设计。因VHDL这种与硬件电路和器件系列(CPLD/FPGA)的极小相关性以及其简洁明确的语言结构和便于修改和共享等特点，使得VHDL在电子设计和EDA领域具有更好的通用性和更宽广的适用面。（3）VHDL源程序为主要设计文件时，其阅读方便、可继承性好、资料量又小的优势也是主要文件为电原理图的传统设计方式所无法比拟的。可以预言，今后VHDL设计技术将承担起几乎全部的数字系统设计任务。1.5 现场可编程门阵列(FPGA)FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，综是在PAL、GA

25、L、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，即解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA的基本特点主要有：1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。2）FPGA可做其它全定制或半定制ASIC电路的

26、中试样片。3）FPGA内部有丰富的触发器和IO引脚。4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。5）FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程

27、无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。1.5.1 FPGA的分类FPGA的发展非常迅速，形成了各种不同的结构。不同厂家、不同型号的FPGA其结构有各自的特色，但就其基本结构来分析，大致有以下几种分类方法:1、按逻辑功能块的大小分类可编程逻辑块是FPGA的基本逻辑构造单元。按照逻辑功能块的大小不同，可将FPGA分为细粒度结构和粗粒度结构两类:细粒度FPGA的逻辑功能块一般较小，其优点是功能块的资源可以完全利用，缺点是完成复

28、杂的逻辑功能需要大量的连线和开关，因而速度慢;粗粒度FPGA的逻辑功能块规模大，功能强，完成复杂逻辑只需较少的功能块和内部连线，因而能获得较好的性能，缺点是功能块的资源有时不能充分被利用。2、按互连结构分类根据 FPGA内部的连线结构不同，可将其分为分段互连型和连续互连型两类。分段互连型FPGA中有不同长度的多种金属线，各金属线段之间通过开关矩阵或反熔丝编程连接。这种连线结构走线灵活，但在设计完成前无法预测，设计修改将引起延时性能发生变化。连续互连型FPGA是利用相同长度的金属线贯穿于整个芯片来实现逻辑功能块之间的互连，这种连线结构的布线延时是固定和可预测的。3、按编程特性分类根据采用的开关元

29、件的不同，FPGA可分为一次编程型和可重复编程型两类。一次编程型FPGA采用反熔丝开关元件，具有体积小，集成度高，互连线特性阻抗低，寄生电容小及可获得较高的速度等优点，但他只能一次编程，一旦将设计数据写入芯片后，就不能再修改设计，因此适和定型生产及大批量生产。可重复编程FPGA采用SRAM开关元件或快闪EPROM控制的开关元件，每次重新加电。每次重新加电，FPGA都要重新装入配置数据。其突出优点就是可反复编程，系统上电时，给FPGA加载不同的配置数据，即可令其完成不同的硬件功能。这种配置的改变甚至可以在系统的运行中进行，实现系统功能的动态重构。1.5.2 FPGA的基本结构FPGA的基本结构通

30、常包含三类可编程资源：可编程逻辑功能块（CLB）、可编程输入输出块和可编程互连。可编程逻辑功能块（CLB）是实现用户功能的基本单元，它们通常规则地排成一个阵列，散布于整个芯片；可编程输入输出块完成芯片上逻辑于外部封装腿的接口，常围绕着阵列排列于芯片四周；可编程内部互连包括各种长度的连接线段和一些可编程连接开关，它们将各个可编程逻辑块或输入输出块连接起来，构成特定功能的电路。1、可编程逻辑块(CLB)CLB是FPGA的主要组成部分，是实现逻辑功能的基本单元。它主要由逻辑函数发生器、触发器、数据选择器等电路组成。CLB中有许多不同规格的数据选择器，分别用来选择触发器激励输入信号、时钟有效边沿、时钟

31、使能信号以及输出信号。这些数据选择器的地址控制信号均由编程信息提供，从而实现所需的电路结构。CLB中的逻辑函数发生器均为查找表结构，其工作原理类似于ROM.2、输入/输出模块(IOB)IOB提供了器件引脚和内部逻辑功能阵列之间的连接。它主要由输入触发器、输入缓冲器和输出触发/锁存器、输出缓冲器组成，每个IOB控制一个引脚，它们可被配置为输入、输出或双向I/O功能。3、可编程互连资源(IR)可编程互连资源可以将FPGA内部的CLB和CLB之间、CLB和IOB之间连接起来，构成各种具有复杂功能的系统。IR主要由许多金属线段构成，这些金属线段带有可编程开关，通过自动布线实现各种电路的连接。1.6 选

32、择FPGA芯片随着可编程逻辑器件应用的日益广泛，许多IC制造厂家涉足CPLD/FPGA领域.目前世界上有几十家生产CPLD/FPGA的公司，这里介绍下Altera. Xilinx和Actel公司产品的特征。Altera公司自从事FPGA的开发研制以来，不断的进行技术创新，研制开发新产品。该公司的基于CMOS的现场可编程逻辑器件同样具有高速、高密度、低功耗的特点。近期，Altera公司主要有四个品种系列：胶合（glue）逻辑类的MAX，低价位的ACEX系列、高速FLEX系列、高密度的APEX系列。 Altera公司针对通信市场推出的新型低成本器件-ACEX系列（以前的名称是ACE）。该系列的主要

33、特点为：密度范围从1万到10万门（56,000到257,000系统门）；配备锁相环（PLL），与64位、66MHZ的PCI兼容；产品系列从原1.8v扩展至2.5v；提供系统速度超过115MHZ的高性能。 Altera公司还对FPGA的结构进行优化，提供更多的嵌入式RAM。新近推出的FLEX 10KE系列器件是以前的FLEX 10K系列器件的增强型，该系列在结构上采用了与FLEX 10K系列相同的逻辑块，但片内嵌入式RAM是FLEX 10K系列的两倍，而且增加了一个双端口RAM，这对通信应用来说是一个重要的优势所在。Altera公司预计该系列器件可用于66MHZ的工作频率，密度范围为3万25万门

34、，能够用于66MHZ的PCI和通信应用。 Altera公司的高密度APEX 20KE系列器件，其主要特点是：真正实现了的低压差信号（low-voltage differential signaling, LVDS）通道，并提供840兆比特的数据传输率。在APEX 20KE系列中的锁相环（PLL）可以提供多种LVDS。设计者可以在1，4，7和8数据传输模式中实现LVDS I/O标准。 另一方面，随着现场可编程逻辑器件越来越高的集成度，加上对不断出现的I/O标准、嵌入功能、高级时钟管理的支持，使得设计人员开始利用现场可编程逻辑器件来进行系统级的片上设计。Altera公司目前正积极倡导SOPC（Sy

35、stem on a Progrmmable Chip，系统可编程芯片）。Actel公司一直是世界反熔丝技术FPGA的领先供应商，主要有两大系列的反熔丝FPGA产品-SX-A 系列和MX高速系列。 SX-A系列FPGA的主要特点是功耗低、在接上了所有内部寄存器之后，200MHZ运行时的功耗不到1w，而且价格也较为低廉、并拥有良好的性能。SX-A（0.22/0.25um）和SX (0.35um) FPGA系列可以提供12,000到108,000个可用门；64-bit，66MHZ的PCI；330MHZ的内部时钟频率，4ns的时钟延迟，它的输入设置时间小于0.6ns，不需要逐步锁定的循环指令；可提供2

36、.5v，3.3v和5v的电压。这就使FPGA能够具有一些以前无法实现的功能，使设计者能够把多个高性能的CPLD压缩到一片FPGA中，大大降低了功耗，节省了电路板空间，减少了费用。1.7 FPGA的应用FPGA的电路设计是通过FPGA开发系统实现。用户无需了解FPGA，的内部构造和工作原理，只要在计算机上输入电路原理图或硬件描述语言，FPGA开发系统就能自动进行模拟、验证、分割、布局和布线，最后实现FPGA的内部配置。FPGA的设计流程如图1.1所示：图1.1 FPGA设计流程图为了方便设计，FPGA开发系统提供了丰富的单元库和宏单元库，例如:基本逻辑单元库、74系列宏单元库、CMOs宏单元库等

37、，并且还提供了基本器件系列中没有的单元，如64位全加器等。用户可以任意选用任何库中的任意单元去实现所需的逻辑功能。由于FPGA是一种大规模集成电路，集成度高，容量大，它可以将许多逻辑单元连结起来，在一片FPGA上实现复杂的逻辑功能，用一个单芯片实现一个系统。通过以上的介绍可以看出，FPGA借助软件开发系统，实现了硬件设计的软件化，无需选购器件，无需组装系统，自动模拟代替了复杂的调试，全部操作都在计算机上进行，以一块芯片实现一个系统，它的设计简单，开发周期短，设计可靠性高。1.8 课题主要研究内容和工作概述前面已经说明了本课题研究的系统的优点。本课题所研究设计的模拟信号检测处理系统是利用可编程逻

38、辑器件为主系统芯片，用VHDL对其进行设计开发，设计并制作一个能测试通用型模拟信号并做简单处理的测量系统，这个系统可以完成以下功能：（1）基于CPLD的8位二进制循环加法计数值D0D7，它们与数模（D/A）转换芯片DAC0832的数据端相连，使其05V的斜坡电压。（2）可变电阻器模拟05V的模拟量输入值，这个值被接入另一个运放的反向输入端。而D/A转换的05V的电压量被接入运放的同向输入端，比较器运放的输出端接CPLD的输入管脚。（3）要把电压值用数码管显示出来，还需要对数据进行处理。整个设计期间要求完成如下任务：确定总体设计方案；CPLD开发技术与VHDL设计编程概述；用VHDL语言完成以上

39、参数测量并显示的各种算法程序设计；辅助电路设计；完成外围硬件系统设计与制作；各单元模块的设计与仿真；联机统调，完成硬件下载调试。在课题设计包括了硬件和软件方面的设计，设计实现过程中主要用到的仪器有EDA实验箱、电脑等相应的开发设备和MAX+plus10.0等相应的开发仿真软件。第2章 系统硬件电路设计2.1 设计任务和要求2.1.1 设计任务本课题要求利用可编程逻辑器件为主系统芯片，用VHDL对其进行设计开发，设计并制作一个能测试通用型模拟信号的基本参数的测量系统。模拟信号检测处理系统设计框图如图2.1所示。 图2.1 模拟信号检测处理系统原理框图2.1.2 设计要求（1）课题设计任务要求设计

40、的系统可以测量模拟电压值。（2）测量数据通过显示设备显示。（3）完成CPLD开发技术与VHDL设计编程概述；用VHDL完成以上电压值检测并显示的各种算法程序设计。（4）完成外围硬件系统设计与制作。2.2 硬件功能模块电路2.2.1 主控芯片部分根据课题的要求，控制单元主要用于对电路采集转换后的测量结果进行运算，处理并控制显示器显示输出。因为课题任务对主控制单元的芯片作了要求，由此我们在对主控单元芯片的选择上没有什么大的异议，根据实际条件选择了ALTERA公司的FLEX系列器件EPF30TC144-3芯片作为主控单元芯片。图2.2 EPF30TC144-3芯片示意图本设计采用ALTERA公司的F

41、LEX系列器件EPF30TC144-3芯片作为主控制器，如上图2.2所示，主要完成以下操作：（1）控制电路切换，构成各参数检测所要求的环路。（2）控制测试电路采锁存检测结果，进行数据处理。（3）控制显示器，显示并输出测检测结果。2.2.2 数模/模数转换数模转换器是将数字信号转换为模拟信号的系统，一般用低通滤波即可以实现。数字信号先进行解码，即把数字码转换成与之对应的电平，形成阶梯状信号，然后进行低通滤波。实现该功能的电路或器件称为数模转换电路，通常称为D/A转换器或DAC(Digital Analog Converter)。我们知道数分可为有权数和无权数，所谓有权数就是其每一位的数码有一个系

42、数，如十进制数的45中的4表示为410，而5为51，即4的系数为10，而5的系数为1，数模转换从某种意义上讲就是把二进制的数转换为十进制的数。最原始的DAC电路由以下几部分构成：参考电压源、求和运算放大器、权产生电路网络、寄存器和时钟基准产生电路，寄存器的作用是将输入的数字信号寄存在其输出端，当其进行转换时输入的电压变化不会引其输出的不稳定。时钟基准产生电路主要对应参考电压源，它保证输入数字信号的相位特性在转换过程中不会混乱，时钟基准的抖晃（jitter)会制造高频噪音。模数转换的原理是数模转换原理的逆过程，所以模数转换器是将模拟信号转换成数字信号的系统，是一个滤波、采样保持和编码的过程。模拟

43、信号经带限滤波，采样保持电路，变为阶梯形状信号，然后通过编码器，使得阶梯状信号中的各个电平变为二进制码。通常的模数转换器是将一个输入电压信号转换为一个输出的数字信号。由于数字信号本身不具有实际意义，仅仅表示一个相对大小。故任何一个模数转换器都需要一个参考模拟量作为转换的标准，比较常见的参考标准为最大的可转换信号大小。而输出的数字量则表示输入信号相对于参考信号的大小。D/A转换器根据工作原理基本上可分为二进制权电阻网络D/A转换器和T型电阻网络D/A转换器两大类。由于T型电阻网络D/A转换器只要求两种阻值的电阻，因此最适合于集成工艺，集成D/A转换器普遍采用这种电路结构。模数转换器最重要的参数是

44、转换的精度，通常用输出的数字信号的位数的多少表示。转换器能够准确输出的数字信号的位数越多，表示转换器能够分辨输入信号的能力越强，转换器的性能也就越好。本次设计中数模转换要求采用DAC0832芯片实现。8位并行、中速(建立时间1us)、电流型。当要求多个模拟量同时输出时，可采用双重缓冲方式，可根据需要系统处理的就一组数据D7D0，所以就采用单缓冲工作方式：一个寄存器工作于直通状态，另一个工作于受控锁存器状态。此时只需一次写操作，就开始转换，可以提高D/A的数据吞吐量。DAC0832数模转换参数功能简介如图2.3所示： 图2.3 DAC0832内部管脚图各引脚功能描述如下：Vcc 芯片电源电压,

45、+5V+15VVREF 参考电压, -10V+10V RFB 反馈电阻引出端, 此端可接运算放大器输出端AGND 模拟信号地DGND 数字信号地DI7DI0 数字量输入信号（其中：DI0为最低位，DI7为最高位）ILE 输入锁存允许信号, 高电平有效CS 片选信号, 低电平有效WR1 写信号1，低电平有效当ILE、CS、WR1同时有效时, LE=1，输入寄存器的输出随输入而变化；WR1上升沿时，LE=0，将输入数据锁存到输入寄存器XFER 转移控制信号，低电平有效WR2 写信号2，低电平有效当XFER、WR2同时有效时, LE2=1；DAC寄存器输出随输入而变化；WR1、LE=0， 将输入数据

46、锁存到DAC寄存器，数据进入D/A转换器，开始D/A转换；IOUT1 模拟电流输出端1；当输入数字为全“1”时, 输出电流最大；全“0”时, 输出电流为0；IOUT2 模拟电流输出端2； DAC0832时序图如下图2.4所示： 图2.4 DAC0832数模转换时序图2.2.3 集成运放（电压比较器）该系统硬体设计中运用了运放电路，我们将采用双运放LM358。其功能是同相端连接来自DAC0832输出的控制模拟量，另一反相端就连接可变电阻器的模拟量输入值。当调节可变电阻器时，可以得到05V左右的模拟电压被测值，这个值被接入另一个作为比较器的运放的反相输入端TESTIN；而DA转换放大的00.49V

47、的电压量被接入运放的同相输入端，这时，运放就作为一个电压比较器对两个模拟信号进行比较，并把比较结果反馈到CPLD的输入管脚jmp。长期以来，受运算放大器的影响，比较器的应用一直没有得到应有的重视。直到目前随着比较器性能指标的改进，使其更好地胜任电压比较这一基本任务，这一状况才得到改善，本文主要介绍新型比较器的性能及其典型应用。比较器的两路输入为模拟信号，输出则为二进制信号，当输入电压的差值增大或减小时，其输出保持恒定。从这一角度来看，可以将比较器当作一个1位模/数转换器(ADC)。不仅可用作模拟电路和数字电路的接口，还可以作波形产生和变换电路等。 注：电压比较器中的集成运放通常工作在非线性区，

48、其功能为：比较两个电压的大小(用输出电压的高或低电平，表示两个输入电压的大小关系)及满足如下关系： U-U+ 时 UO=UOL U-U+ 时 UO=UOH下面介绍下常用集成运放的结构和功能如图2.5所示，集成运算放大器是一种具有很高放大倍数的多级直接耦合放大电路，是发展最早、应用最广泛的一种模拟集成电路。图2.5 运放结构框图各模块的功能如下：输入级：由具有恒流源的差动放大器组成，以获得尽可能低的零点漂移和尽可能高的共模抑制比，还要求输入电阻要高。要求输入电阻高，差模放大倍数高，抑制零点漂移和共模干扰信号的能力强。都采用差分放大电路。中间级：由多级电压（共射或共源）放大器组成，为集成运放提供电

49、压增益。为提高电压放大倍数，经常采用复合管，以恒流源做集电极负载。还担负将双端输入转换为单端输出的作用。要求电压放大倍数高。常采用带恒流源的共发射极放大电路构成。输出级：多为互补对称射极跟随器，用于提高集成运放带负载的能力，输出级往往还设置有过流保护电路。偏置电路：为各级放大电路提供稳定和合适的偏置电流，决定各级的静态工作点，一般由恒流源电路构成。集成运放的性能指标： 1、开环差模电压放大倍数 Aod 它是指集成运放在无外加反馈回路的情况下的差模电压的放大倍数。 2、最大输出电压 Uop-p 它是指一定电压下，集成运放的最大不失真输出电压的峰-峰值。 3、差模输入电阻rid 其大小反映了集成运

50、放输入端向差模输入信号源索取电流的大小。要求它愈大愈好。 4、输出电阻 rO 它的大小反映了集成运放在小信号输出时的负载能力。 5、共模抑制比 CMRR 它放映了集成运放对共模输入信号的抑制能力，其定义同差动放大电路。CMRR越大越好。本次设计中使用的芯片LM358 内部包括有两个独立的、高增益、内部频率补偿的双运算放大器，适合于电源电压范围很宽的单电源使用，也适用于双电源工作模式。在推荐的工作条件下，电源电流与电源电压无关。它的使用范围包括传感放大器、直流增益模块和其他所有可用单电源供电的使用运算放大器的场合。LM358 的封装形式有塑封8引线双列直插式和贴片式，如图2.6所示：图2.6 双

51、运放LM358芯片管脚和内部结构图特性(Features): 内部频率补偿 直流电压增益高(约100dB) 单位增益频带宽(约1MHz) 电源电压范围宽：单电源(330V)；双电源(1.515V) 低功耗电流，适合于电池供电 低输入偏流 低输入失调电压和失调电流 共模输入电压范围宽，包括接地 差模输入电压范围宽，等于电源电压范围 输出电压摆幅大(0 至Vcc1.5V)通过在设计中使用LM358，大大简化了运放电路，还使得这种含有CPLD器件的联合装置充分代替低频AD转换器，实现数码显示的功能。 2.2.4 七段数码管显示显示模块可以让测量的数据直观的显示出来，方便数据的读取记录和对测试系统状态

52、的监控。所以这个模块是系统使用是否方便的关键之一。方案一：采用点阵式液晶显示器（LCD）。如果采用这种显示方案，虽然显示功能强大，可显示各种字体的英文字母，汉字，数字和字符，但编程复杂，而且器件成本比较高。方案二：采用LED数码管。如果采用这种显示方案，虽只能显示非常有限的符号和数码。但是完全能够满足本课题的要求，并且编程简单，便于实现，同时成本也很低。对于预算紧张的本设计课题，这种显示方案是种不错的选择。所以我们当然选择更方便实用而且廉价的方案二。该模块可对表示转换后的十进制数的4 位2 进制代码进行编码,此模块可直接连接数码管驱动器, 从而驱动数码管显示出相应阿拉伯数字等字符。与上述电路模

53、块设计一样,它也只需要先设计一个单个的译码器,然后通过连接组合就可构成系统的译码电路模块,从而实现系统的译码功能。为实现系统的功能,单个译码器需要设置4个数据输入端:即A0、A1、A2 和A3 ,并由这些端口输入锁存电路模块输出的4 位2 进制数据。需要设置7个输出端:即Q0、Q1、Q2、Q3、Q4、Q5 和Q6 ,它们分别连接7段数码管的7个显示输入端。本次设计中需要用到74LS47作为译码显示输出的主体芯片，是BCD-7段译码器/驱动器,采用共阳极接线方式，是数字集成电路，用于将BCD码转化成数码块中的数字,然后我们就能看到从0-9的数字。其外管脚如下图2.7所示。7段数码管又分共阴和共阳

54、两种显示方式。如果把7段数码管的每一段都等效成发光二极管的正负两个极，那共阴就是把abcdefg这7个发光二极管的负极连接在一起并接地；它们的7个正极接到7段译码驱动电路74LS48的相对应的驱动端上（也是abcdefg）。此时若显示数字1，那么译码驱动电路输出段bc为高电平，其他段扫描输出端为低电平，以此类推。如果7段数码管是共阳显示电路，那就需要选用74LS47译码驱动集成电路。共阳就是把abcdefg的7个发光二极管的正极连接在一起并接到5V电源上，其余的7个负极接到74LS47相应的abcdefg输出端上。无论共阴共阳7段显示电路，都需要加限流电阻，否则通电后就把7段译码管烧坏了。限流

55、电阻的选取是：5V电源电压减去发光二极管的工作电压除上10ma到15ma得数即为限流电阻的值。发光二极管的工作电压一般在1.8V-2.2V，为计算方便，通常选2V即可。发光二极管的工作电流选取在10-20ma，电流选小了，7段数码管不太亮，选大了工作时间长了发光管易烧坏。对于大功率7段数码管可根据实际情况来选取限流电阻及电阻的瓦数。图2.7 74LS47外引脚图注：Vcc=Pin16,GND=Pin8译码为编码的逆过程。它将编码时赋予代码的含义“翻译”过来。实现译码的逻辑电路成为译码器。译码器输出与输入代码有唯一的对应关系。74LS47是输出低电平有效的七段字形译码器，它在这里与数码管配合使用

56、。下面列出了74LS47的真值表，表示出了它与数码管之间的关系。LT(-)RBI(-)A3A2A1A0BI(-)/RB0(-)a(-)b(-)c(-)d(-)e(-)f(-)g(-)1100001000000101X00011100111111X00101001001021X00111000011031X01001100110041X01011010010051X01101110000061X01111000111171X10001000000081X1001100011009XXXXXX01111111熄灭10000001111111熄灭0XXXXX100000008表2.1 74LS47真

57、值表各控制端功能描述： (1)LT(-)：试灯输入，是为了检查数码管各段是否能正常发光而设置的。当LT(-)=0时，无论输入A3 ，A2 ，A1 ，A0为何种状态，译码器输出均为低电平，若驱动的数码管正常，是显示8。 (2)BI(-)：灭灯输入，是为控制多位数码显示的灭灯所设置的。BI(-)=0时。不论LT(-)和输入A3 ，A2 ，A1，A0为何种状态，译码器输出均为高电平，使共阳极数码管熄灭。 (3)RBI(-)：灭零输入，它是为使不希望显示的0熄灭而设定的。当对每一位A3= A2 =A1 =A0=0时，本应显示0，但是在RBI(-)=0作用下，使译码器输出全为高电平。其结果和加入灭灯信号

58、的结果一样，将0熄灭。 (4)RBO(-)：灭零输出，它和灭灯输入BI(-)共用一端，两者配合使用，可以实现多位数码显示的灭零控制。2.2.5 外围辅助电路因为本设计最后要完成硬件下载，所以除了大部分的软件编程和基础电路外，还包括+5V信号源、运放电压比较器和可调电阻模拟电路等模拟和数字电路组成。用EPF30TC144-3芯片作为核心能将程序语言下载并调试运行。外围辅助电路框图如图2.8所示： 图2.8 模拟信号检测系统外围电路方框图第3章 系统软件编程3.1 系统程序说明系统软件编程采用VHDL硬件描述语言，对可编程逻辑器件进行编程实现各项功能。系统程序可以实现对同步信号脉冲的输入、待测模拟

59、信号检测和处理、显示等功能。具体由8位二进制循环加法计数器、数据锁存器、数据处理模块、片选信号模块、消抖动模块、进制转换模块、小数点控制模块和七段译码显示模块等8个不同功能系统。其实现主要是通过调用各项具体的子程序来完成。3.2 各模块程序清单及仿真3.2.1 八位二进制循环加法计数模块该模块AAA由CPLD语言直接产生一个8位的二进制循环加法计数器，其数值为D7D0。它的功能是送出连续增加的8位数据给数模转换芯片DAC0832，同时送给模块BBB锁存。其顶层原理图如图3.1所示：图3.1 八位二进制循环加法计数器程序清单如下所示：-AAA.VHDLIBRARY IEEE;USE IEEE.S

60、TD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY AAA IS PORT(CLK:IN STD_LOGIC; DATA:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END AAA;ARCHITECTURE AAA_ARC OF AAA ISBEGINPROCESS(CLK)VARIABLE CNT:STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN IF CLKEVENT AND CLK=1 THEN CNT:=CNT+1; END IF; DATA=CNT; END PROCESS;END

61、 AAA_ARC;仿真时序图如图3.2所示：图3.2 八位二进制循环加法计数器仿真图3.2.2 数据锁存模块该模块为锁存模块，当CHA信号上升沿到来时将端口DATA的数据锁存。即就表示DAC0832输出的电压值与可变电阻器送出的电压相同。顶层原理图如图3.3所示： 图3.3 数据锁存模块顶层原理图程序清单如下所示：-BBB.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY BBB ISPORT(DATA: IN STD_LOGIC_VECTOR(7 DOWNTO 0); CHA: IN STD_LOGIC; DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END BBB;ARCHITECTURE BBB_ARC OF BBB IS BEGIN PROCESS(CHA)VARIABLE TMP:STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN IF CHAEVENT AND CHA=1THENTMP:=DATA;END IF;DOUT=TMP;END PROCESS;END