毕业设计（论文）直接数字频率合成器设计1

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1、攀枝花学院本科毕业设计（论文）直接数字频率合成器学生姓名： 学生学号： ZJSJ02103 院（系）： 电气信息工程学院 年级专业： 02电子信息工程 指导教师： 二六年六月攀枝花学院本科毕业设计（论文） 摘 要摘 要技术的实现依赖于高速、高性能的数字器件，选用现场可编程器件FPGA作为目标器件，可利用其高速、高性能及可重构性，根据需要方便地实现各种比较复杂的调频、调相和调幅功能。本设计给出了基于FPGA芯片的直接数字频率合成器（DDS）的设计方法。因为微电子技术的不断发展，开发者能很容易地将整个应用系统实现在一片FPGA中，从而实现片上系统（SoC）。因此，用FPGA实现DDS就有了更广泛的

2、现实意义，并在现代通信系统中具有良好的实用性。本设计在介绍DDS工作原理的基础上，运用EDA技术，使用FPGA来实现一个DDS，频率控制字和相位控制字由凌阳单片机来完成。关键词 ：直接数字频率合成器，现场可编程门阵列（FPGA），相位累加器，数/模转换器，凌阳单片机I攀枝花学院本科毕业设计（论文） ABSTRACTABSTRACTThe realization of technology depends on the high-speed , high-performance digital device, select to use on-the-spot programming devic

3、e FPGA as the goal device, it can utilize its high speed , high performance and can reconstructing,it last various complicated frequency modulation, last looks and amplitude modulation function according to need conveniently. Originally design the design method to provide direct digital frequency sy

4、nthesizer (DDS ) based on FPGA chip. Because of the constant development of the microelectric technique, the developer can employ the system to realize in a slice of FPGA entirely very much easily , thus it is systematic (SoC ) to realize on slice. So realize with FPGA DDS have extensive realistic m

5、eaning , and have good practicability in the modern communication systems.Originally design on the basis of introduction DDS operation principle, use EDA technology , use FPGA to realize one DDS, frequency control word and phase place control word finish by Ling Yang one-chip computer.Keywords: Dire

6、ct Digital Frequency Synthesizer, FPGA, Phase Addition, DAC,SPCE061A.II攀枝花学院本科毕业设计（论文） 目 录 目 录摘 要ABSTRACT1 绪论11.1课题背景11.2发展方向12 方案设计与论证22.1方案设计22.2方案论证23 模组简介43.1 凌阳单片机介绍43.1 .1凌阳单片机61板简介43.1.2 SPCE061A单片机简介53.2.现场可编程门阵列（FPGA）简介83.3 VHDL简介93.3.1概述93.3.2 HDL的种类103.3.3 VHDL语言开发环境和硬件平台113.3.4 VHDL 程序结构

7、113.DAC 0832及应用123.1 DAC的内部结构123.2 DAC 0832的基本工作方式133.滤波电路153.1、初步定义153.2、有源滤波电路的分类153.3、一阶有源滤波电路163.4、二阶有源滤波电路173. DSP简介184 DDS的工作原理204.1 DDS基本原理204.2 DDS的FPGA实现设计205 系统软件设计235.1系统控制部分235.2 按键控制部份275. 调试286 结论30参考文献31附录： 部分元器件清单32致 谢3333攀枝花学院本科毕业设计（论文） 1 绪 论 1 绪 论1.1课题背景1971年，美国学者J.Tierncy、C.M.Read

8、er和B.Gold提出了以全数字技术从相位概念出发直接合成所需波形的一种新的频率合成原理。随着技术和水平的提高，一中新的频率合成技术直接数字频率合成（DDS Direct Digital Frequency Synthesizer）技术得到了飞速发展。DDS技术是一种把一系列数字形式的信号通过DAC装换成模拟形式的信号合成技术，目前使用最广泛的一种DDS方式是利用高速存储器作查找表，然后通过DAC输出已经用数字形式存入的正弦波。技术不断提高，而价格不断下降的趋势，使其在社会各个领域发挥着越来越大的作用。1.2发展方向直接数字频率合成器DDS（Direct Digital Frequency S

9、ynthesizer），是一种新型的频率合成技术。它是一种采用数字化技术、通过控制相位的变化速度，直接产生各种不同频率信号的频率合成方法。DDS具有较高的频率分辨率，可实现快速的频率切换且在频率改变时能够保持相位的连续，很容易实现频率、相位和幅度的数控调制。因此，在现代通信领域，直接数字频率合成器的应用越来越广泛，在数字化的调制解调模块中，DDS取代了VCO（模拟的压控振荡器）而被大量应用。现在市场上有许多专用的DDS芯片，虽然它们也比较多，但控制方式却是固定的，因此不一定是我们所需要的。而利用FPGA的高速、高性能及可重构性，则可根据需要方便的实现各种比较复杂的调频、调相和调幅功能。DDS技

10、术具有频率切换时间短，频率分辨率高，频率稳定度高，输出信号的频率和相位可以快速程控切换，输出相位可连续，可编程以及灵活行大等优点，它以有别于其他频率合成方法的优越性能和特点成为现代频率合成技术中的姣姣者。DDS广泛用于接受机本振、仪器、通信系统、雷达系统等，尤其适合跳频无线通信系统。 本设计由于时间有限，条件有限，有不足之处，恳请广大老师和同学提出建议和意见。攀枝花学院本科毕业设计（论文） 2 方案设计与论证 2 方案设计与论证2.1方案设计方案一：采用单片机集成电路函数发生器ICL8038，它可以输出方波、三角波、正弦波。改变8038的调制电压，可以实现数控调节，但是频率稳定度差，精度低，抗

11、干扰能力低，不能满足题目要求。方案二：直接采用凌阳SPCE061A作为波形发生器，波形的实现是通过DAC来产生本方案外围电路极其简单，主要包括三大部分。第一，键盘控制电路的设计，采用4*4键盘，由IOA的低八位进行控制，把键盘上的行和列分别接在IOA0IOA3和IOA4IOA7上，采用外部中断二来中断所显示的波形，在波形输出的同时利用外部中断一来实现同步的频率调节，第二，显示电路的设计，采用SPCE061A直接驱动LED进行显示，第三，滤波和电压转换电路的设计，滤波采用低通滤波器，滤除DAC转换过程中形成的高频小锯齿波。通过外接OP07运算放大器进行放大加一千欧姆电阻进行电流信号到电压信号的转

12、换，以达到5V的电压输出， 方案三： 锁相环（PLL）合成。 利用锁相环对高稳定度的晶体振荡频率锁定，改变环内串接的可变分频器N，得到N倍参考频率的高稳定输出fo=1KHZ10MHZ.先把晶体振荡频率fr送入高速固定分频器，再将分频降低以后的频率送入能适应这一工作频率的锁相环路.fo=Nfr,fo经可编程分频器N后，送入鉴相器，以保持分辨率 fo=fr=100HZ=0.1KHZ，但由于可编程分频器还不能工作到超低频率和超高频率，这就限制了合成器的输出频率。虽然加了前置固定分频器可以提高合成器的输出频率，但却又降低了频率分辨率。因此该方案不可取。方案四：由凌阳单片机控制一个4*4的键盘来完成系统

13、的频率控制字和相位控制字的输入，由现场可编程门阵列（FPGA）查表输出数字形式的波，再经数模转换（DAC）、低通滤波（LPF）输出波形，输出的波用示波器可以清楚的看到。2.2方案论证实践证明：方案四最可采用，用设计电路较采用专用芯片更为灵活。因为，只要改变中的数据，就可以产生任意波形，因而具有相当大的灵活性。相比之下：的功能完全取决于设计需求，可以复杂也可以简单，而且芯片还支持在系统现场升级，虽然在精度和速度上略有不足，但也能基本满足绝大多数系统的使用要求。另外，将设计嵌入到芯片所构成的系统中，其系统成本并不会增加多少，而购买专用芯片的价格则是前者的很多倍。因此，采用来设计系统具有很高的性价比

14、。攀枝花学院本科毕业设计（论文） 3 模组简介 3 模组简介3.1 凌阳单片机介绍3.1 .1凌阳单片机61板简介61板除了具备单片机最小系统电路外，还包括有电源电路、音频电路（含MIC输入部分和DAC音频输出部分）、复位电路等，采用电池供电，方便随身携带。61板上有调试器接口（Probe接口）以及下载线（EZ_Probe）接口，分别可接凌阳科技的在线调试器、简易下载线，配合unSP IDE，可方便地在板上实现程序的下载、在线仿真调试。其硬件结构框图及各部分说明如图3-1和表3-1：图3-1 61板硬件结构框图表3-1 61板各部分硬件说明名称 说明 POWER 5V和3.3V供电电路 S4

15、复位按键 S5 EZ-PROBE和PROBE切换的3 pin排针 EZ-PROBE 下载线的5 pin接口 MIC 麦克风输入电路 VRT A/D转换外部参考电压输入接口 K1K3 扩展的按键，接IOA0IOA2 PLL 锁相环外部电路 RESET 复位电路 PROBE 在线调试器5 pin接口 J3 2 pin喇叭插针 OSC 32768Hz晶振电路 PORTA/B 32个I/O口 3.1.2 SPCE061A单片机简介 SPCE061A 是凌阳科技研发生产的性价比很高的一款十六位单片机，使用它可以非常方便灵活的实现语音的录放系统，该芯片拥有8 路10 位精度的ADC，其中一路为音频转换通道

16、，并且内置有自动增益电路。这为实现语音录入提供了方便的硬件条件。两路10 精度的DAC，只需要外接功放（SPY0030A）即可完成语音的播放。另外凌阳十六位单片机具有易学易用的效率较高的一套指令系统和集成开发环境。在此环境中，支持标准C 语言，可以实现C 语言与凌阳汇编语言的互相调用，并且，提供了语音录放的库函数，只要了解库函数的使用，就会很容易完成语音录放，这些都为软件开发提供了方便的条件：SPCE061A 片内还集成了一个ICE（在线仿真电路）接口，使得对该芯片的编程、仿真都变得非常方便，而ICE 接口不占用芯片上的硬件资源，结合凌阳科技提供的集成开发环境（unSP IDE）用户可以利用它

17、对芯片进行真实的仿真；而程序的下载（烧写）也是通过该接口进行下载。目前有两种封装形式：84引脚的PLCC84封装和80引脚的LQFP80贴片封装。主要性能如下：1) 16 位unSP 微处理器；2) 工作电压（CPU）VDD 为3.03.6V，（I/O）VDDH 为3.05.5V；3) CPU 时钟：0.3249.152MHz；4) 内置2K 字SRAM和内置32K 字FLASH；5) 内置在线仿真电路接口；6) 可编程音频处理；7) 晶体振荡器；8) 系统处于备用状态下（时钟处于停止状态），耗电仅为2uA/3.6V；9) 2 个16 位可编程定时器/计数器（可自动预置初始计数值）；10) 2

18、 个10 位DAC（数/模转换）输出通道；11) 32 位通用可编程输入/输出通道；12) 14 个中断源可来自定时器A/B、时基、2 个外部时钟源输入和键唤醒；13) 具备触键唤醒的功能和具有WatchDog 功能；14) 使用凌阳音频编码SACM_S480 可以播放压缩的语音资源；15) 锁相环PLL 振荡器提供系统时钟信号；16) 32768Hz 实时时钟；17) 7 通道10 位电压模/数转换器（ADC）和单通道声音模/数转换器；18) 声音模/数转换器输入通道内置麦克风放大器，并具有自动增益控制（AGC）功能；19) 具备串行设备接口；20) 具备低电压复位功能和低电压检测功能；图3

19、-2 SPCE061A结构框图表3-2 SPCE061A引脚功能表IOA0-IOA15I/O口A共16个IOB0-IOB15I/O口B共16个OSC32I振荡器输入。在石英晶振模式下是石英元件的一个输入脚，而在阻容模式下RC是振荡器的输入脚OSC32O振荡器输出。在石英晶振模式下是石英元件的一个输入脚或是外部脉冲的输入脚XRESB复位输入。若这个脚输入低电平时会使控制器被重置复位ICE_ENICE使能端ICE_SCKICE时钟端ICE_SDAICE数据端PVIN程序保密设定端PFUSE程序保密设定端DAC1音频输出通道1DAC2音频输出通道2X320晶振输出X321晶振输入VREF22V参考电

20、压输出端AGC语音输入自动增益控制端OPIMicrophone的第二运放输入端MICOUTMicrophone的第一运放输出端MICNMicrophone的正向输入端MICPMicrophone的负向输入端VRT外部A/D最高参考电压，即A/D转换输入电压上限值输入端；如该端输入一个5V的参考电压，则A/D转换电压输入范围为0-5VVCMADC参考电压输出端VMICMicrophone 电源SLEEP睡眠状态指示端，当CPU进入睡眠状态时，该端输出一个高电平VDDHI/O电平参考。该端输入一个5V的参考电压，则I/O输入输出高电平为5VVDDIOI/O电源VSSIOI/O地VDD（第7脚）锁相

21、环电源VSS（第9脚）PLL地VDD（第15脚）数字电源VSS（第24脚）模拟地VSS（第38、49、50、62脚）数字地VDD（第15、36脚）数字电源此外，还有15个引脚悬空未用3.2.现场可编程门阵列（FPGA）简介FPGA现场可编程门阵列技术是二十年前出现，而在近几年快速发展的可编程逻辑器件技术。这种基于EDA技术的芯片正在成为电子系统设计的主流。大规模可编程逻辑器件FPGA是当今应用最广泛的可编程专用集成电路（ASIC）。设计人员利用它可以在办公室或实验室里设计出所需的专用集成电路，从而大大缩短了产品上市时间，降低了开发成本。此外，FPGA还具有静态可重复编程和动态在系统重构的特性，

22、使得硬件的功能可以像软件一样通过编程来修改。因此，FPGA技术的应用前景非常广阔。产品上市时间，降低了开发成本。此外，FPGA还具有静态可重复编程和动态在系统重构的特性，使得硬件的功能可以像软件一样通过编程来修改。因此，FPGA技术的应用前景非常广阔。PLD/FPGA是近几年集成电路中发展最快的产品。由于PLD性能的高速发展以及设计人员自身能力的提高，可编程逻辑器件供应商将进一步扩大可编程芯片的领地，将复杂的专用芯片挤向高端和超复杂应用。据IC Insights的数据显示，PLD市场从1999年的29亿美元增长到去年的56亿美元，几乎翻了一番。Matas预计这种高速增长局面以后很难出现，但可编

23、程逻辑器件依然是集成电路中最具活力和前途的产业。什么原因使PLD发展如此之快？这主要是依赖通信和网络产品市场的飞速发展，而这一领域是PLD最大的应用市场。熟悉通信和网络的人一定知道这里玩的是协议，而通信协议好像海鲜价钱，说变就变。PLD正是发挥了它现场可编程的特点、绕过定制集成电路的复杂环节，极大地缩短了新品上市时间、提高了设计和使用的灵活性。因为通信和网络产品利润高，也因为PLD器件工艺复杂，因此PLD一直被认为是只能应用于高档产品。如通信产品和专业图象处理设备。但是随着半导体工艺的发展，PLD芯片的成本已越来越低，甚至已经可以和ASCI芯片和标准集成电路相互竞争，这使得PLD的应用领域不断

24、扩大，反过来，这又进一步加速了PLD产品的发展。目前可编程逻辑器件的发展趋势主要体现在以下几点： 继续向更高密度，更大容量迈进“为吸引用户采用FPGA进行设计，可编程芯片供应商始终在寻找提高设计功能和灵活性的方法。”IC Insights公司分析师Brian Matas称。FPGA已开始接近1,000万门的规模，这似乎已经达到用户的要求或设计能力的极限。但这些高端PLD供应商仍不以此为满足。“在过去十年里，每次我们推出更大规模的器件，都以为到头了，没有人会需要这么大的容量，但每次客户的需求又再次爆棚。”Xilinx公司资深总监Mark Aaldering说。市场分析家认为目前的状况仍是如此。对

25、新型最高密度器件的需求有增无减，PLD市场中的领先供应商的发展速度高于其它市场。大容量PLD/FPGA是市场发展的焦点。PLD产业中的两大霸主：Altera和Xilinx在超大容量的PLD/FPGA上展开了激烈的竞争。去年Altera推出APEX-E系列,最大的20K1500E达到了51840个LE(逻辑单元)，稍后Xilinx的Virtex3200E达到32448个slices(一个slices约等2个LE)于今年Xilinx推出VirtexII系列，其中容量为33792个slices的VirtexII 6000已经提供样品,Altera的新系列：APEXII中的EP2A70也开始出货，容量

26、为67200个LE。芯片规模的增加迫使各大PLD厂家推出更强功能的软件，Altera在99年推出面向百万门级PLD设计软件：Quartus, 并最终打算取代MaxplusII,Xilinx也正在将foundation转向ISE。3.3 VHDL简介3.3.1概述 硬件描述语言（Hardware Description Language, HDL）,顾名思义，是电子系统硬件行为描述、结构描述、数据流描述的语言，目前利用硬件描述语言可以进行数字电子系统的设计。随着研究的深入，利用硬件描述语言进行模拟电子系统设计或混合电子系统设计，也在探索中。 国外硬件描述的语言种类很多，有的从PASCAL发展而来

27、，也有一些从C语言发展而来。有些HDL成为IEEE标准，但大部分是本企业标准。VHDL来源与美国军方，其余的则来源于民间公司。可谓百家争鸣，百花齐放。这些不同的语言传播到国内，同样也引起了不同的影响，在我国比较有影响的大高有三种硬件描述语言：VHDL语言、Verilog HDL语言和AHDL语言。前两种已成为IEEE标准语言，而AHDL语言由ALTERA公司在国内的竭力推广，它在国内大学、公司有着广泛的用户，同时用它进行硬件设计的人员比例很高。可以说，AHDL语言对我国的影响、普及远远大于前两种语言。 硬件描述语言有文字描述语言（Word Hardware Description Langua

28、ge, WHDL）和图形硬件描述语言（Graphic Hardware Description, GHDL）。在设计电子系统时，可以两者并用。GHDL用直观的图形描述硬件结构，如逻辑电路图、状态流程图是电子系统设计的古典方法。而文字硬件描述语言WHDL应用于数字电子系统设计，标志着现代电子社局方法的诞生、成熟和发展。 一般而言，硬件描述语言HDL都是泛指文字硬件描述语言WHDL，而不是GHDL，尽管在数字电子系统设计中，WHDL和GHDL混合使用。本书介绍的硬件描述语言，也是文字硬件描述语言WHDL。 电子设计自动化（Electronic Design Automatic, EDA）技术的理论

29、基础、设计工具、设计器件应是这样的关系：设计师用硬件描述语言HDL描述出硬件的结构和硬件的行为，用设计工具将这些描述综合映射成与半导体工艺有关的硬件工艺文件，半导体器件FPGA则是这些硬件工艺文件的载体。当这些FPGA器件加载，配置上不同的工艺文件时，这个器件便具有了相应的功能。在这一系列的设计、综合、仿真、验证、配置的过程中，现代设计理论和现代设计方法始终贯穿其中。 以HDL语言表达设计意图、FPGA作为硬件载体、计算机为设计开发工具、EDA软件作为开发环境的现代电子设计方法日趋成熟。要振兴我国电子产业，需要我们的努力。HDL语言的语法语义学研究与半导体工艺相关连的编译映射关系的研究；深亚微

30、米半导体工艺与EDA设计工具的仿真、验证、方法的研究，需要大家一起努力，开发出更加先进的EDA工具软件。软件硬件协同开发缩短了电子设计周期，加速可电子产品更新换代步伐。EDA工程是电子产业的心脏起搏器，是电子产业飞速发展的原动力。3.3.2 HDL的种类HDL语言在国外有上百种，高等学校、科研单位、EDA公司都有自己的HDL语言，但有影响的并不多。 Candence公司是一家著名的EDA公司，财力雄厚。该公司的Verilog HDL于1983年由Gate Way Design Automatic公司的Moorby 首创。他在19841985年间成功设计了Verilog-XL仿真器，于1986年

31、提出了快速门级仿真的XL算法，使Verilog HDL语言变得更加丰富和完善，从而受到了EDA工具设计公司的青睐。1989年Candence公司购买了GDA公司，Verilog HDL语言从此变为Candence公司的“私有财产”，成为Candence公司的EDA设计环境上的硬件描述语言。经过Candence公司的努力，Verilog HDL于1995年成为IEEE标准，也是民间公司一个硬件描述语言标准，即Verilog HDL 1364-1995。由于Verilog HDL语言从C语言发展而来，所以C语言基础好的设计人员能快速入门。 Menter Graphics 公司也是一家著名的EDA工

32、具开发公司，它的EDA设计工具在综合、仿真、验证等方面都有独到之处。Menter公司的硬件描述语言BLM由PASCAL语言发展而来。BLM硬件描述语言目前还没成为标准语言。 ALTERA公司是一家半导体期间公司，其CPLD器件在世界市场占主导地位，这家公司不仅是硬件生产厂商，也是EDA工具开发商，它的EDA工具MAX+PLUSII，Quartus由于人机界面友好、易于使用、性能优良，而受到FPGA，CPLD器件设计人员的欢迎。运行在MAX+PLUSII环境下的AHDL语言具有C语言设计风格，好学好用，再加上ALTERA公司的大力推广，使它得到众多用户的使用，本系统也采用这种语言。 HDL语言来

33、自不同地方，由不同语言演变而来，为了各平台之间的相互转换，有人又推出了EDIF（Electronic Design Interchange Format）。它不是一种语言，而是用于不同数据格式的EDA工具之间交换设计数据。3.3.3 VHDL语言开发环境和硬件平台 VHDL语言描述能力强，覆盖面广，抽象能力强，所以用VHDL语言作为硬件模型建模很合适。设计者的原始描述是非常简练的硬件描述，经过EDA工具综合处理，最终生成付诸生产的电路描述或版图参数描述的工艺文件。整个过程通过EDA工具自动完成，大大减轻了设计人员的工作强度，提高了设计质量，减少了出错的机会。 VHDL语言可读性好。VHDL即能

34、被人容易读懂又能被计算机识别，作为技术人员编写的源文件，即是计算机程序、技术文档和技术人员硬件信息交流文件，又是签约双方的合同文件。VHDL语言中设计实体（Design Entity）、程序包（Package）、设计库（Library）,为设计人员重复利用别人的设计提供了技术手段。重复利用他人的IP模块和软核（Soft Core）是VHDL的特色，许多设计不必个个都从头再来，只要在更高层次上把IP模块利用起来，就能达到事半功倍的效果。 VHDL语言可以在多种EDA工具设计环境中运行，硬件平台是工作站或高档微机在目前条件下微机的配置应该具有： 高分彩显 17英寸以上分辨率1024X768或更高

35、硬盘 40GB以上 内存 128MB以上 CPU PIII、兼容CPU 8倍速以上软驱 操作系统 Windows XX EDA环境：Candence,Menter,ALTERA等公司的工具均支持VHDL语言环境。3.3.4 VHDL 程序结构 一个VHDL程序包含实体（Entity）、结构体（Architecture）、配置（Configuration）、包集合（Package）、库（Library）5个部分。 其实实体是一个VHDL程序的基本单元，由实体说明和结构体两部分组成。实体说明用于描述设计系统的外部接口信号，结构体用于描述系统的行为、系统数据的流程或者系统组织结构形式。配置用于从库中

36、选取所需单元来组成系统设计的不同规格的不同版本，使被设计系统的功能发生变化。包含合存放各设计模块能共享的数据类型、常数、子程序等。 库用于存放已编译的实体、结构体、包集合、配置。库有两种，一种是用户自行生成的IP库，有些集成电路设计中心开发了大量的工程软件，有不少好的设计范例，可以重复引用，所以用户自行建库的专业EDA公司的重要任务之一。另一类是PLD，ASIC芯片制造商提供的库。比如常用的74系列芯片，RAM，ROM控制器，Counter计数器等标准模块。用户可以直接引用，而不必从头编写。 设计实体是VHDL程序的基本单元，是最重要的电子系统抽象。它可以代表整个电子系统、一块电路板或一枚芯片

37、，简单的可以是一个与门电路（AND Gate）,复杂的可以是一个微处理器或一个数字电子系统。一个实体由实体说明和结构体说明两部分组成。 VHDL程序由两部分组成：第一部分为实体说明，第二部分为结构体。VHDL程序结构更抽象、更基本、更简练的表示如图3.3所示。设计实体应关键字Entity来标识，结构由Architecture来标识。一个电路系统的程序设计只有一个实体，可以有多个结构体。系统设计中的实体提供该设计系统的公共信息，结构体定义各个模块内的操作特性。一个设计实体至少包含一个结构体或多个结构体，构成一个电子系统的设计模型，如图3.4所示。设计实体实 体 说 明 描 述功能定义行为描述结构

38、体描述数据流程系统结构. . .设 计 实 体结构体N结构体1 图3.3 VHDL程序基础 图3.4VHDL程序设计模块.DAC 0832及应用3.1 DAC的内部结构 DAC 0832是一个8位的D/A转换器，其电路结构如图3.5所示，它由8位输入寄存器、8位DAC寄存器、8位D/A转换器及逻辑控制单元等功能部件所组成，其 中，8位D/A转换器是核心部件，它的内部采用了256级的倒T形R-2R电阻译码网络，由电流开关电路控制基准电压Vref，由此提供电阻网络的电流来进行D/A转换，因此转换速度较快。两级寄存器可以进一步提高D/A转换的速度，这是因为在DAC寄存器输出的同时，8位输入寄存器可以

39、接受新的数据图3.5 DAC0832的内部电路结构3.2 DAC 0832的基本工作方式DAC 0832可以有三种工作方式，即双缓冲方式，单缓冲方式和完全直通方式。其中，双缓冲方式是指内部的两级寄存器均工作在输入锁存状态；单缓冲方式是指一级寄存器锁存，另一级寄存器直通；完全直通方式是指两级寄存器都工作在直通状态，即它们的输出数据都跟随输入数据变化。(1)单缓冲方式图3.6所示为DAC0832工作在但缓冲方式的连接电路。写输入端与信号传送控制端固定接地，所以内部第二级寄存器工作在直通状态。这是一个由Z80-CPU与DAC0832组成的D/A转换输出电路。其中Z80-COU对0832的片选端和写输

40、入端进行控制，当=0， =0时，因为输入寄存器允许信号ILE接+5V，高电平有效，所以将Z80-CPU输出的数字量送到0832的第一级8位输入寄存器；由于第二级8位DAC寄存器工作在直通状态，则输入的数字量可直接进入8位D/A转换器转换成模拟电流，然后通过外部运算放大器A对总电流求和变成电压输出。如果Z80-CPU不断输出数据，则可在示波器上看到与数字量成比例的模拟电压信号的波形。图3.6 DAC0832单缓冲方式的连接图(2)完全直通方式图3.7为DAC0832工作在完全直通方式的连接电路。其电路特点是片选，写输入端和、都固定接地，因此，内部的两级寄存器的输出都跟随输入数据变化，工作速度较快

41、，所以在控制系统中采用这种方式较多。本设计采用直通方式。图3.7 DAC0832 完全直通方式的连接图3.滤波电路 滤波器是一种能使有用频率信号通过而同时抑制（或大为衰减）无用频率信号的电子装置。工程上常用它来作信号处理、数据传送和抑制干扰等。这里主要讨论模拟滤波器。以往这种滤波电路主要采用无源元件R、L和C组成，60年代以来，集成运放获得了迅速的发展，由它和R、C组成的有源滤波电路，具有不用电感、体积小、重量轻等优点。此外，由于集成运放的开环电压增益和输入阻抗均很高，输出阻抗又低，构成有源滤波电路后还具有一定的电压放大和缓冲作用。但是，集成运放的带宽有限，所以目前有源滤波电路的工作频率难以做

42、得很高，这是它的不足之处。3.1、初步定义 滤波电路的一般结构如图3.8所示。图中Vi(t)表示输入信号，V0（t）为输出信号。图3.8滤波电路的一般结构A（s）= 式3.1 式中A（s）是滤波电路的电压传递函数，一般为复数。对于实际频率来（s=jw）,z则有：A（jw）=|A(jw)| 式3.2这里|A(jw)|为传递函数的模，为其相位角。 此外，在滤波电路中所关心的另一个量是时延(w)，它定义为 (w)=- 式3.3 通常用幅频响应来表征一个滤波电路的特性，欲使信号通过滤波器的失真很小，则相位和时延响应亦需考虑。当相位响应作线性变化，即时延响应(w)为常数时，输出信号才可能避免失真。显然，

43、这和第3章讨论线性失真时所得结论是一致的。3.2、有源滤波电路的分类 对于幅频响应，通常把能够通过的信号频率范围定义为通带，而把受阻或衰减的信号频率范围称为阻带，通带和阻带的界限频率叫做截止频率。 理想滤波电路在通带内应具有零衰减的幅频响应和线性的相位响应，而在阻带内应具有无限大的幅度衰减（|A（jw）|=0）。按照通带和阻带的相互位置不同，滤波电路通常可分为以下几类：（1）低通滤波电路 （2）带通滤波电路（3）高通滤波电路（4）带阻滤波电路3.3、一阶有源滤波电路 如果在一阶RC低通电路的输出端再加上一个电压跟随器，使之与负载很好地隔离开来，就构成了一个简单的一阶有源低通滤波电路，如图3.9

44、所示。由于电压跟随器的输入阻抗很高、输出阻抗很低，因此，其带负载能力很强。 如果希望电路不仅有滤波功能，而且能起放大作用，则只要将电路中的电压跟随器改为同相比例放大电路即可，如图3.10所示。但是一阶有源滤波器的滤波效果不是很好，不符合本设计的要求，所以需要采用二阶、三阶或更高阶次的滤波电路，实际上高与二阶的滤波电路都可以由一阶和二阶有源滤波电路构成。本设计才用二阶滤波电路来进行滤波。图3.9无源RC滤波短路图3.10无源RC滤波电路3.4、二阶有源滤波电路 集成运放在有源RC滤波电路中作为高增益有源器件使用时，可组成无限增益多反馈环型有源滤波电路，而当作为有增益有源器件使用时，则可组成所谓压

45、控电压源滤波电路VCVS。二阶压控电压低通滤波电路如图3.11所示，由图可见，它是又两节RC滤波电路和同相比例放大电路组成，其中同相比例放大电路实际上就是所谓的压控电压源。其特点是，输入阻抗高，输出阻抗低。图3.11二阶压控电压源低通滤波电路前已指出，同相比例放大电路的电压增益就是低通滤波器的带通电压增益，即A0=Avf=1+Rf/R1.(1) 传递函数考虑到集成运放的同相输入端电压为Vp(s)= 式3.4而Vp(s)与Va(s)的关系为 Vp(s)= 式3.5对于节点A，应用KCL可得-Sc-=0 式3.6将式（1）带入（3）联立求解，可得电路的传递函数为 As= 式3.7 = 式3.8令

46、= 式3.9 Q= 式3.10A（s）= 式3.11式3.11为二阶低通滤波电路传递函数的典型表达式。其中=1/（RC）为特征角频率，而Q则称为等效品质因数。式3.11表明，=3时，A（s）将有极点处于右半S平面或虚轴上，电路将自激震荡。（2） 频幅响应用S=j带入式3.11，可得幅频响应和相频响应表达式，分别为=20lg 式3.12 式3.13式3.12表明，当=0时，|A（j）|=；当时，|A（j）|0。显然，这是低通滤波电路的特性。由式3.12可画出不同Q值下的幅频响应。3. DSP简介DSP（digital singnal processor）是一种独特的微处理器，是以数字信号来处理大

47、量信息的器件。其工作原理是接收模拟信号，转换为0或1的数字信号，再对数字信号进行修改、删除、强化，并在其他系统芯片中把数字数据解译回模拟数据或实际环境格式。它不仅具有可编程性，而且其实时运行速度可达每秒数以千万条复杂指令程序，源源超过通用微处理器，是数字化电子世界中日益重要的电脑芯片。它的强大数据处理能力和高运行速度，是最值得称道的两大特色。 DSP芯片，也称数字信号处理器，是一种特别适合于进行数字信号处理运算的微处理器具，其主机应用是实时快速地实现各种数字信号处理算法。根据数字信号处理的要求，DSP芯片一般具有如下主要特点： （1）在一个指令周期内可完成一次乘法和一次加法； （2）程序和数据

48、空间分开，可以同时访问指令和数据； （3）片内具有快速RAM，通常可通过独立的数据总线在两块中同时访问； （4）具有低开销或无开销循环及跳转的硬件支持； （5）快速的中断处理和硬件I/O支持； （6）具有在单周期内操作的多个硬件地址产生器； （7）可以并行执行多个操作； （8）支持流水线操作，使取指、译码和执行等操作可以重叠执行。 当然，与通用微处理器相比，DSP芯片的其他通用功能相对较弱些。攀枝花学院本科毕业设计（论文） 4 DDS的工作原理 4 DDS的工作原理4.1 DDS基本原理图4.1是DDS的基本原理图，频率控制字M和相位控制字分别控制DDS输出正（余）弦波的频率和相位。DDS系统

49、的核心是相位累加器，它由一个累加器和一个N位相位寄存器组成。每来一个时钟脉冲，相位寄存器以步长M增加。相位寄存器的输出与相位控制字相加，其结果作为正（余）弦查找表的地址。正（余）弦查找表由ROM构成，内部存有一个完整周期正弦波的数字幅度信息，每个查找表的地址对应正弦波中0360度范围的一个相位点。查找表把输入的地址信息映射成正（余）弦波的数字幅度信号，同时输出到数模转换器DAC的输入端，DAC输出的模拟信号经过低通滤波器（LFP），可得到一个频率纯净的正（余）弦波。 图4.1 DDS的基本原理图相位寄存器每经过2N/M个f(c)时钟周期后回到初始状态，相应地正（余）弦查找表经过一个循环回到初始

50、位置，DDS输出一个正（余）弦波。输出的正（余）弦波周期为T（out）=（2/M）T（c）。频率为f(out)=(2N/M)F(C)。DDS的最小分辨率为f(min)=f(c)/2N时，当M=2N-1时，DDS的最高的基波合成频率为f(outmax)=f(c)/2。图1中虚框内的部分是DDS的核心单元，它可以采用CPLD/FPGA来实现。 4.2 DDS的FPGA实现设计 根据图4.1，并假定相位控制字为0，这时DDS的核心部分相位累加器的设计可分为如下几个模块：相位累加器SUM99、相位寄存器REG1、正弦查找表ROM和输出数据寄存器REG2，其内部组成框图如图4.2所示。图中，输入信号有时

51、钟输入CLK，使能端EN，复位端RESET，频率控制字K，输出信号为Q。 图4.2 DDS内部组成框图整个DDS模块才用一个时钟，以用来同步各个模块的运算速度。其中相位累加器SUM99是一个带有累加功能的10位加法器，它以设定的10位频率控制字K作为步长来进行加法运算，当其和满时，记数器清零，并进行重新运算。相位寄存器REG1就是一个一般的10位寄存器，它对输入端输入的数据进行寄存，当下一个时钟到来时，输入寄存的数据。正弦查找表ROM的DDS是最关键的部分，也是复杂的部分，设计时首先需对正弦函数进行采样，接着将采样的结果放到ROM模块的对应存储单元中，每一位地址对应一数值，输出为9位。为了保证

52、输出数据的稳定性，我们将ROM的输出数据先寄存在REG2中，待下一个时钟到来时，再将其输出。整个系统各模块是在同步时钟信号CLK的控制下协调工作的。 下面介绍一下正弦查找表ROM模块的具体设计。 首先利用MATLAB或C语言编程对正弦函数进行采样；然后对采样数据进行二进制转换，其结果作为查找表地址的数值。用MATLAB语言编写的正弦函数数据采集程序如下： CLEAR RIC； T=2*PI/1024； t=0：T：2*PI； y=255*sin(t); round(y);用C语言编写的正弦函数数据采样程序如下： #include stdio.h #include math.h mian() i

53、nt I; Float s; For (i=0;i1024;i+) s=sin(actan(1)*8*i/1024); prinf(%d,%d;n, (int)(s+1)*1023/2); 两个程序运行之后所得到结果一致的。攀枝花学院本科毕业设计（论文） 5 系统软件设计 5系统软件设计5.1系统控制部分程序流程图如图5.1所示开始频率控制初始化相位控制累加算法加法运算查表输出正弦波图.主程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DDS_VHDL IS PORT ( CL

54、K : IN STD_LOGIC; CLK_DA : OUT STD_LOGIC; FWORD : IN STD_LOGIC_VECTOR(7 DOWNTO 0); PWORD : IN STD_LOGIC_VECTOR(7 DOWNTO 0); FOUT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); FOUTO : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); POUT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); END;ARCHITECTURE one OF DDS_VHDL IS COMPONENT REG3

55、2B PORT ( LOAD : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) ); END COMPONENT; COMPONENT REG10B PORT ( LOAD : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(9 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(9 DOWNTO 0) ); END COMPONENT; COMPONENT ADDER32B PORT ( A

56、: IN STD_LOGIC_VECTOR(31 DOWNTO 0); B : IN STD_LOGIC_VECTOR(31 DOWNTO 0); S : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) ); END COMPONENT; COMPONENT ADDER10B PORT ( A : IN STD_LOGIC_VECTOR(9 DOWNTO 0); B : IN STD_LOGIC_VECTOR(9 DOWNTO 0); S : OUT STD_LOGIC_VECTOR(9 DOWNTO 0) ); END COMPONENT; COMPONENT SIN_R

57、OM PORT( address: IN STD_LOGIC_VECTOR(9 DOWNTO 0); inclock: IN STD_LOGIC ; q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); END COMPONENT; SIGNAL F32B : STD_LOGIC_VECTOR(31 DOWNTO 0); SIGNAL D32B : STD_LOGIC_VECTOR(31 DOWNTO 0); SIGNAL DIN32B : STD_LOGIC_VECTOR(31 DOWNTO 0); SIGNAL P10B : STD_LOGIC_VECTOR( 9 DOWNTO 0); SIGNAL LIN10B : STD_LOGIC_VECTOR( 9 DOWNTO 0); SIGNAL SIN10B : STD_LOGIC_VECTOR(