FPGA课程设计报告基于FPGA的FIR滤波器的设计

《FPGA课程设计报告基于FPGA的FIR滤波器的设计》由会员分享，可在线阅读，更多相关《FPGA课程设计报告基于FPGA的FIR滤波器的设计（25页珍藏版）》请在装配图网上搜索。

1、25目录一 设计目的2二 设计要求32.1、基本要求32.2、提高部分3三 设计原理43.1、线性FIR滤波器原理43.2 设计分析63.3 实验结果分析验证提示73.4 DDS原理简介7四 设计思路94.1基于matlab工具的滤波器系数计算10五 设计内容135.1、寄存器模块135.2加法器模块145.3 减法器模块195.4 乘法器模块21六 结果分析29七 参考文献32八 心得体会33基于FPGA的FIR滤波器的设计一 设计目的为了帮助学生深入理解和消化基本理论、进一步提高综合应用能力并且锻炼独立解决问题的能力，我们将数字信号处理、集成电路原理与应用和FPGA系统设计与应用几门课程融

2、合在一起开设的FPGA综合实验课程设计。主要从以下两方面考虑：1、设计内容突出FPGA及信号处理的理论和技术的综合应用。如在数字滤波实验中，要求学生能够熟悉数字滤波器的基本原理，并能运用VHDL语言实现数字滤波。并采用MATLAB软件实现的结果与运用VHDL实现的仿真结果进行，来验证其正确性。最后通过实验装置进行硬件实现，并对结果进行综合分析。2、如何将数字信号处理、集成电路原理与应用和FPGA系统设计与应用三门课程有机的结合起来，设计一实际的系统。由学生在所学知识的基础上，查阅相关资料，自主设计，通过实验装置进行实现，并对结果进行综合分析，寻找最佳设计方案。希望学生通过完成一个利用FPGA实

3、现信号处理相关的课题的理论设计、程序设计和实验调试任务，提高他们分析解决实际问题的能力。本设计要求运用课程所学知识，进行算法实现、 Matlab仿真，VHDL程序设计，FPGA开发平台上调试，加深对FPGA在信号处理知识领域的理解与运用，培养对FPGA系统的开发技能。二 设计要求2.1、基本要求利用所学知识，采用VHDL语言完成FIR滤波器的设计仿真。要求用VHDL编程设计底层文件，顶层文件可任意（可用原理图方式或文本方式）；完成仿真文件（包括MATLAB和QUARTUSII两种仿真）并对其结果比较。具体设计指标如下：（1）采样频率；（2）截止频率；（3）输入序列为10位（最高位为符号位）；（

4、4）窗口类型为kaiser窗，=0.5 ；（5）滤波器长度为16 ；（6）输出结果保留10位。2.2、提高部分 根据所学知识，设计出一个具有频率控制功能DDS，要求输出频率分别为10KHz和100KHz，将输出的两路数字信号进行叠加，并通过所设计的FIR滤波器进行滤波，将滤波输出的数字信号通过D/A转换电路输出波形，并用示波器观察输出波形，并完成测试结果分析。结构框图如图1所示。 图1 整体结构框图三 设计原理3.1、线性FIR滤波器原理FIR滤波器响应（简称FIR）系统的单位脉冲响应为有限长序列，系统函数在有限z平面上不存在极点，其运算结构中不存在反馈支路，即没有环路。如果的长度为N，则它的

5、系统函数和差分方程一般具有如下形式：根据差分方程直接画出FIR滤波器的结构，称为直接型结构。如图2所示： 图2 FIR滤波器直接结构FIR滤波器的特点：单位脉冲响应序列为有限个；可快速实现；可得到线性相位；滤波器阶数较高。对线性时不变系统保持线性相位的条件是：单位脉冲响应为偶对称或奇对称。即：为设计线性滤波器，应保证h(n)为对称的。 若N为偶数，其线性相位FIR滤波器的对称结构流图如图3：图3 若N为偶数线性相位FIR滤波器的对称结构流图图中：“ +1 ” 对应偶对称情况，“ -1 ” 对应奇对称情况。当n为奇数时，支路断开。 若N为奇数，其线性相位FIR滤波器的对称结构流图如图4：图4 N

6、为奇数线性相位FIR滤波器的对称结构流图3.2 设计分析1. 设计滤波器方案：因为N=16为偶数，可以按照上面第一个原理图设计滤波器，如图5所示。 图5本设计取为偶对称的情况，则图中：应取“ +1 ”。2 由上图可分析得到，要完成滤波器的设计，需要设计的底层文件包括延时单元、加法电路单元、乘以负一单元、乘法器单元及截取10位数单元。由各单元VHDL编程后，生成相应的符号文件。最后连接成顶层原理图。3.3 实验结果分析验证提示1）利用QUARTUSII仿真设，取进行仿真。2）利用MATLAB仿真求取,/，/，然后，同以上仿真结果进行对比，说明滤波器设计的正确性。3.4 DDS原理简介目前使用最广

7、泛的一种DDS 方式是利用高速存储器作查找表，然后通过高速DAC 输出已经用数字形式存储的波形。图6 DDS 系统的基本原理图图6中虚方框部分是DDS 的核心单元，它可以采用CPLD/FPGA 来实现。图中的相位累加器由位全加器和位累加寄存器级联而成，可对频率控制字的二进制码进行累加运算，是典型的反馈电路。频率控制字M和相位控制字分别控制DDS 输出正(余)弦波的频率和相位。每来一个时钟脉冲，相位寄存器以步长M递增。相位寄存器的输出与相位控制字相加，其结果作为正(余)弦查找表的地址。正(余)弦查找表的数据存放在ROM中，内部存有一个周期的正弦波信号的数字幅度信息，每个查找表的地址对应于正弦波中

8、0360范围内的一个相位点。查找表把输入的址信息映射成正(余)弦波的数字幅度信号，同时输出到数模转换器DAC 的输入端，DAC输出的模拟信号经过低通滤波器 (LPF)，可得到一个频谱纯净的正(余)弦波。DDS 具体工作过程如下：每来一个时钟脉冲clk，N 位全加器将频率控制数据M 与累加寄存器输出的累加相位数据N 相加，把相加后的结果送至累加寄存器的输入端。累加寄存器一方面将上一时钟周期作用后所产生的新的数据反馈到加法器的输入端，以使加法器在下一时钟的作用下继续与频率控制数据M 相加；另一方面将这个值作为取样地址值送入幅度/相位转换电路，此电路根据取样地址输出相应的波形数据。最后经D/A 转换

9、器和低通滤波器将波形数据转换成所需要的模拟波形。DDS 输出信号的频率由下式决定：q=()clk (代表取样点数，M 为频率控制字、代表存储器中存储数据的多少，N 代表累加器的位数，clk 代表基准时钟频率) 。调节M 可以改变取样的点数，从而改变频率。假定基准时钟为70MHz，累加器为16 位，则clk=70MHz ，Y=65536 (N16)，设M12 则X=4096，所以q=(4096/65536) 70=4.375MHz。可见，通过设定相位累加器位数N、频率控制字M 和基准时钟的值，就可以产生任一频率的输出。DDS 的频率分辨率定义为：q=clk/ 由于基准时钟一般是固定的，因此相位累

10、加器的位数就决定了频率的分辨率。四 设计思路根据课程上老师所讲例题，首先使用matlab计算出符合设计要求的滤波器冲激响应系数。后将整个电路规划为语言编辑和原理图编辑两个单元，其中语言编辑部分负责编辑整个滤波器电路中所需用的单元器件，包括寄存器、加法器、减法器以及乘法器几个单元器件；原理图编辑部分完成单元器件的电气连接工作。整个电路的原理图设置方案如下图所示：图 滤波器整体设计思路4.1基于matlab工具的滤波器系数计算：在matlab命令编辑窗口输入Fdatool指令，敲击回车可以打开Filter Design & Analysis Tool窗口（如图4-1所示），在该工具的帮助下，我们可

11、以完成f.i.r.滤波器系数的计算工作。图4-1 Filter Design & Analysis Tool窗口Fdatool界面总共分两大部分，一部分是design filter，在界面的下半部分，用来设置滤波器的设计参数，另一部分则是特性区，在界面的上半部分，用来显示滤波器的各种特性。design filter部分主要分为：Response Type（响应类型）选项，包括Lowpass（低通）、Highpass（高通）、Bandpass（带通）、Bandstop（带阻）和特殊的滤波器。根据本次作业要求，在该选项中选择Lowpass选项。Design Method（设计方法）选项，包括IIR

12、滤波器的Butterworth（巴特沃思）法、Chebyshev Type i（切比雪夫i型）法、 Chebyshev Type ii（切比雪夫ii型） 法、Elliptic（椭圆滤波器）法等和FIR滤波器的Equiripple法、Least-squares（最小乘方）法、Window（窗函数）法等多种方法。结合本次作业要求，选择FIR滤波器的窗函数法进行设计。选定窗函数法后，会在右侧出现Options区域，进行窗函数法相关参量的设置，根据作业要求选择Kaiser窗并设置Beta为：0.5。Filter Order（滤波器阶数）选项，定义滤波器的阶数，包括Specify order（指定阶数）

13、和Minimum order（最小阶数）。在Specify order中填入所要设计的滤波器的阶数（n阶滤波器，specify ordern-1），如果选择Minimum order则matlab根据所选择的滤波器类型自动使用最小阶数。本次作业要求设计16阶滤波器，所以选定Specify order并填入15。Frenquency Specifications选项，可以详细定义频带的各参数，包括采样频率Fs和频带的截止频率。它的具体选项由Response Type选项和Design Metho选项决定。我们要求的 Lowpass（低通）滤波器只需要定义Fs、Fc。采用窗函数设计滤波器时，由于过

14、渡带是由窗函数的类型和阶数所决定的，所以只需要定义通带截止频率，而不必定义阻带参数。Magnitude Specifications选项，可以定义幅值衰减的情况。采用窗函数设计时，通带截止频率处的幅值衰减固定为6db，所以不必定义。本次作业中的参数设定结果如图4-2所示。图 4-2 滤波器参数设定结果参数设定完毕，单击工具窗口下方的Design Filter按钮，开始进行相关参数计算。五 设计内容5.1、寄存器模块寄存器用于寄存一组二值代码，只要求它们具有置1、置0的功能即可。在本设计中用D触发器组成寄存器，实现寄存功能。本设计中使用带异步复位rst端的D触发器，当rst=1时，输出信号q=0

15、，当rst=0且上升沿脉冲到达时q=d。寄存器源程序如下：LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY dff16 ISPORT (rst,clk: IN STD_LOGIC; d:IN STD_LOGIC_VECTOR (9 DOWNTO 0); q:OUT STD_LOGIC_VECTOR (9 DOWNTO 0);END dff16;ARCHITECTURE dff16 OF dff16 ISBEGIN PROCESS (rst,clk) BEGIN IF(rst=1)THEN q0); ELSIF(clkEVENT AND clk=1)

16、THEN q=d; END IF; END PROCESS;END dff16;5.2加法器模块实现两个有符号数的相加运算。即将输入的两数，在时钟脉冲到来时相加运算，输出结果。在本设计中共有8个两个10位有符号数相加产生一个11位有符号数的加法器、一个18位和19位有符号数相加产生20位有符号数的加法器、一个两个20位有符号数相加产生一个21位有符号数的加法器、一个两个19位有符号数相加产生一个20位有符号位数的加法器、一个20位和21位有符号数相加产生22位有符号数的加法器，以及一个20位和22位有符号数相加产生23位有符号数的加法器电路。其中一个20位和22位有符号数相加产生23位有符号数

17、的加法器电路为最后一级，所以在加法器电路中在引入低位舍去功能只保留最终10位输出，最终保留10位输出采用了直接取输出23位数的高十位的方法，因此在输出中近似等于除掉了213即8192以后的结果。10位有符号数相加产生一个11位有符号数的加法器设计源程序如下：LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_arith.all;ENTITY sum101011 IS PORT(a,b: IN SIGNED(9 DOWNTO 0); clk: IN STD_LOGIC; s:OUT SIGNED(10 DOWNTO 0);END

18、 SUM101011;LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_arith.all;ENTITY sum101011 IS PORT(a,b: IN SIGNED(9 DOWNTO 0); clk: IN STD_LOGIC; s:OUT SIGNED(10 DOWNTO 0);END SUM101011;ARCHITECTURE sum101011 OF sum101011 ISBEGIN PROCESS(clk) BEGIN IF(clkEVENT AND clk=1)THEN s=(a(9)&a)+(b(9)&

19、b); END IF; END PROCESS;END sum101011;18位和19位有符号数相加产生20位有符号数的加法器设计源程序如下：LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_arith.all;ENTITY sum7023918 IS PORT(a: IN SIGNED(17 DOWNTO 0); b: IN SIGNED(18 DOWNTO 0); clk: IN STD_LOGIC; s:OUT SIGNED(19 DOWNTO 0);END sum7023918;ARCHITECTURE sum70

20、23918 OF sum7023918 ISBEGIN PROCESS(clk) BEGIN IF(clkEVENT AND clk=1)THEN s=(a(17)&a(17)&a)+(b(18)&b); END IF; END PROCESS;END sum7023918;两个20位有符号数相加产生一个21位有符号数的加法器设计源程序如下：LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_arith.all;ENTITY sum40149919 IS PORT(a: IN SIGNED(19 DOWNTO 0); b: I

21、N SIGNED(19 DOWNTO 0); clk: IN STD_LOGIC; s:OUT SIGNED(20 DOWNTO 0);END sum40149919;ARCHITECTURE sum40149919 OF sum40149919 ISBEGIN PROCESS(clk) BEGIN IF(clkEVENT AND clk=1)THEN s=(a(19)&a)+(b(19)&b); END IF; END PROCESS;END sum40149919;两个19位有符号数相加产生一个20位有符号位数的加法器设计：LIBRARY ieee;USE ieee.std_logic_1

22、164.alUSE ieee.std_logic_arith.all;ENTITY sum181819 ISPORT(a: IN SIGNED(18 DOWNTO 0); b: IN SIGNED(18 DOWNTO 0); clk: IN STD_LOGIC; s:OUT SIGNED(19 DOWNTO 0);END sum181819;ARCHITECTURE sum181819 OF sum181819 ISBEGIN PROCESS(clk) BEGIN IF(clkEVENT AND clk=1)THEN s0);BEGIN PROCESS(Din1,Din2,clk) BEGIN

23、 IF clkevent and clk=1 THEN Dout0);BEGIN PROCESS(Din1,Din2,clk) BEGIN IF clkevent and clk=1 THEN Dout=s2-Din1-s1; END IF; END PROCESS;END sub1065417;5.4 乘法器模块 从资源和速度考虑，常系数乘法运算可用移位相加来实现。将常系数分解成几个2的幂的和形式。滤波器系数分别为-31、-88、-106、-54、70、239、401、499、499、401、239、70、-54、-106、-88、-31。算法：其中带负号数先乘去负号的整数部分，在后面的求和

24、中做减法运算。编码方式如下：31被编码为25-20、88被编码为26+24+23、106被编码为26+25+23+21、54被编码为26-23-21、70被编码为26+22+21、239被编码为28-24-20、401被编码为29-27+24+20、499被编码为29-23-22-20。 实现输入带符号数据与固定数据两个二进制数的乘法运算。当到达时钟上升沿时，将两数输入，运算并输出结果。乘31电路设计：LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_arith.all;ENTITY mult31 ISPORT( clk :

25、 IN STD_LOGIC; Din : IN SIGNED (10 DOWNTO 0); Dout : OUT SIGNED (15 DOWNTO 0);END mult31;ARCHITECTURE mult31 OF mult31 ISSIGNAL s1 : SIGNED (15 DOWNTO 0);SIGNAL s2 : SIGNED (10 DOWNTO 0);SIGNAL s3 : SIGNED (15 DOWNTO 0);BEGIN A1:PROCESS(Din,s1,s2,s3) BEGIN s1=Din&00000; s2=Din; IF (Din(10)=0) THEN s

26、3=(0&s1(14 downto 0)-(00000&s2(10 DOWNTO 0);ELSE s3=(1&s1(14 downto 0)-(11111&s2(10 DOWNTO 0); END IF; END PROCESS; A2: PROCESS(clk,s3) BEGIN IF clkEVENT AND clk=1 THEN Dout=s3; END IF; END PROCESS;END mult31;乘88电路设计：LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_arith.all;ENTITY mult88

27、 ISPORT( clk : IN STD_LOGIC; Din : IN SIGNED (10 DOWNTO 0); Dout : OUT SIGNED (17 DOWNTO 0);END mult88;ARCHITECTURE mult88 OF mult88 ISSIGNAL s1 : SIGNED (16 DOWNTO 0);SIGNAL s2 : SIGNED (14 DOWNTO 0);SIGNAL s3 : SIGNED (13 DOWNTO 0);SIGNAL s4 : SIGNED (17 DOWNTO 0);BEGIN A1:PROCESS(Din,s1,s2,s3) BE

28、GIN s1=Din&000000; s2=Din&0000; s3=Din&000; IF (Din(10)=0) THEN s4=(0&s1(16 downto 0)+(000&s2(14 DOWNTO 0)+(0000&s3(13 DOWNTO0); ELSE s4=(1&s1(16 downto 0)+(111&s2(14 DOWNTO 0)+(1111&s3(13 DOWNTO 0); END IF; END PROCESS; A2: PROCESS(clk,s4) BEGIN IF clkEVENT AND clk=1 THEN Dout=s4; END IF; END PROCE

29、SS;END mult88;乘106电路设计:LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_arith.all;ENTITY mult106 ISPORT( clk : IN STD_LOGIC; Din : IN SIGNED (10 DOWNTO 0); Dout : OUT SIGNED (17 DOWNTO 0);END mult106;ARCHITECTURE mult106 OF mult106 ISSIGNAL s1 : SIGNED (16 DOWNTO 0);SIGNAL s2 : SIGNED (15

30、 DOWNTO 0);SIGNAL s3 : SIGNED (13 DOWNTO 0);SIGNAL s4 : SIGNED (11 DOWNTO 0);SIGNAL s5 : SIGNED (17 DOWNTO 0);BEGIN A1:PROCESS(Din,s1,s2,s3,s4) BEGIN s1=Din&000000; s2=Din&00000; s3=Din&000; s4=Din&0; IF (Din(10)=0) THEN s5=(0&s1(16 downto 0)+(00&s2(15 DOWNTO 0)+(0000&s3(13 DOWNTO 0)+(000000&s4(11 D

31、OWNTO 0); ELSE s5=(1&s1(16 downto 0)+(11&s2(15 DOWNTO 0)+(1111&s3(13 DOWNTO 0)+(111111&s4(11 DOWNTO 0); END IF; END PROCESS; A2: PROCESS(clk,s5) BEGIN IF clkEVENT AND clk=1 THEN Dout fdatool nn = Columns 1 through 12 -0.0153 -0.0432 -0.0517 -0.0265 0.0343 0.1168 0.1956 0.2436 0.2436 0.1956 0.1168 0.

32、0343 Columns 13 through 16 -0.0265 -0.0517 -0.0432 -0.0153 f1=round(n*(211)f1 = -31 -88 -106 -54 70 239 401 499 499 401 239 70 -54 -106 -88 -31 f2=303,134,345,98,-78,97,102,-205,412; y=conv(f1,f2); s=y/(213)s = Columns 1 through 12 -1.1466 -3.7620 -6.6656 -7.8081 -3.5159 6.9136 20.6246 34.8578 44.38

33、33 44.9141 38.2875 27.8611 Columns 13 through 24 17.7001 11.2920 9.9404 12.0692 13.8990 13.0698 8.8079 2.8052 -1.5260 -3.5149 -3.6500 -1.5591仿真结果图经比较结果正确。DDS原理图与仿真结果结果如下七 参考文献1 EDA技术与CPLD/FPGA开发应用简明教程M. 北京：清华大学出版社,2007.2 EDA技术实用教程M. 北京：清华大学出版社,2006.3 薛年喜. MATLAB在数字信号处理中的应用M. 北京：清华大学出版社,2003.4 程佩青. 数

34、字信号处理教程M. 北京：清华大学出版社,2003.5 FPGA方向课设设计指导书.中原工学院：电子信息教研室.八 心得体会为期三周的方向课程设计结束啦，在整个滤波器的设计实现过程中，学会了不少新的知识，同时也将所学的语言有了进一步的深刻理解，现在在这里谈一下自己的心得体会。作为一个电子信息类专业的学生，FPGA是我们重要的专业课，是我们将来从事电子设计的有力工具。通过对该课程的学习，我们对电子设计自动化有了更进一步的理解；通过对数字滤波器的设计，我们也了解了数字滤波器的基本结构和基本特性，而且更加牢固地掌握了相关的理论知识，同时也提高了自己的动手实践能力。这次课程设计，很重要的一部分就是MA

35、TLAB的运用，在做设计实验之初，因为对matlab程序并不熟悉，仅会些基本的操作，就打算直接使用老师在课堂上给出的冲激系数。后经网上资料查阅，发现matlab设计滤波器冲激系数的工具简单易学，就将设计参数要求通过matlab的Filter Design & Analysis Tool计算出符合条件的冲激响应系数并在matlab中进行整数化操作，通过MATLAB的使用，从而大大提高了我们对集运算，编程与绘图于一体的软件的运用能力。过程曲折可谓一语难尽。在此期间我们也失落过，也曾一度热情高涨。从开始时满富盛激情到最后汗水背后的复杂心情，点点滴滴无不令我回味无长。生活就是这样，汗水预示着结果也见证

36、着收获。劳动是人类生存生活永恒不变的话题。通过实习，我才真正领略到“艰苦奋斗”这 一词的真正含义，我才意识到老一辈电子设计为我们的社会付出。我想说，设计确实有些辛苦，但苦中也有乐，在如今单一的理论学习中，很少有机会能有实践的机会，但我们可以，而且设计也是一个团队的任务，一起的工作可以让我们有说有笑，相互帮助，配合默契，多少人间欢乐在这里洒下，我感觉我和同学们之间的距离更加近了；我想说，确实很累，但当我们看到自己所做的成果时，心中也不免产生兴奋； 我们同样可以为社会作出我们应该做的一切，这有什么不好？我们不断的反问自己。也许有人不喜欢这类的工作，也许有人认 为设计的工作有些枯燥，但我们认为无论干

37、什么，只要人生活的有意义就可。社会需要我们，我们也可以为社会而工作。既然如此，那还有什么必要失落呢？于是我 们决定沿着自己的路，执着的走下去。同时我认为我们的工作是一个团队的工作，团队需要个人，个人也离不开团队，必须发扬团结协作的精神。某个人的离群都可能导 致导致整项工作的失败。实习中只有一个人知道原理是远远不够的，必须让每个人都知道，否则一个人的错误，就有可能导致整个工作失败。团结协作是我们实习成 功的一项非常重要的保证。而这次实习也正好锻炼我们这一点，这也是非常宝贵的。对我们而言，知识上的收获重要，精神上的丰收更加可喜。挫折是一份财富，经历是一份拥有。这次实习必将成为我人生旅途上一个非常美

38、好的回忆！通过这次课程设计使我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，才能真正为社会服务，从而提高自己的实际动手能力和独立思考的能力。在设计的过程中遇到问题，可以说得是困难重重，这毕竟第一次做的，难免会遇到过各种各样的问题，同时在设计的过程中发现了自己的不足之处，对以前所学过的知识理解得不够深刻，掌握得不够牢固。这次课程设计终于顺利完成了，在设计中遇到了很多专业知识问题，最后在老师的辛勤指导下，终于游逆而解。同时，在老师的身上我们学也到很多实用的知识，在次我们表示感谢！同时，对给过我帮助的所有同学和各位指导老师再次表示忠心的感谢！