毕业设计论文多路模拟信号采集电路设计

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1、中北大学信息商务学院 2011 届毕业设计说明书第 1 页 共 48 页1 1绪论绪论1.11.1课题来源及研究的目的和意义课题来源及研究的目的和意义近年来， 数据采集与处理的新技术、 新方法， 直接或间接地引发其革新和变化，实时监控(远程监控)与仿真技术(包括传感器、数据采集、微机芯片数据、可编程控制器 PLC、现场总线处理、流程控制、曲线与动画显示、自动故障诊断与报表输出等)把数据采集与处理技术提高到一个崭新的水平。“数据采集”是指将温度、压力、流量、位移等模拟量采集转换成数字量后，再由计算机进行存储、处理、显示或打印的过程。相应的系统称为数据采集系统。从严格意义上说， 数据采集系统应该是

2、用计算机控制的多路数据自动检测或巡回检测，并且能够对数据实行存储、处理、分析计算，以及从检测的数据中提取可用的信息，供显示、记录、打印或描绘的系统。总之，不论在哪个应用领域中，数据的采集与处理越及时，工作效率就越高，取得的经济效益就越大。数据采集系统的任务，具体地说，就是传感器从被测对象获取有用信息，并将其输出信号转换为计算机能识别的数字信号，然后送入计算机进行相应的处理，得出所需的数据。同时，将计算得到的数据进行显示、储存或打印，以便实现对某些物理量的监视， 其中一部分数据还将被生产过程中的计算机控制系统用来进行某些物理量的控制。数据采集系统性能的好坏， 主要取决于它的精度和速度。 在保证精

3、度的条件下，应有尽可能高的采样速度，以满足实时采集、实时处理和实时控制的要求1。现场可编程门阵列(FPGA，Field Programmable Gate Array)的出现是超大规模集成电路(VLSI)技术和计算机辅助设计(CAD)技术发展的结果，是当代电子设计领域中最具活力和发展前途的一项技术， 它的硬件描述语言的可修改性、 高集成性、高速低功耗、开发周期短、硬件与软件并行性决定了它的崛起是必然的趋势。现场可编程门阵列 FPGA 器件是 Xilinx 公司 1985 年首家推出的，它是一种新型的高密度 PLD，采用 CMOS-SRAM 工艺制作，其内部由许多独立的可编程逻辑模块(CLB)组

4、成，逻辑块之间可以灵活的相互连接。CLB 的功能很强，不仅能够实现逻辑函数，还可配置成 RAM 等复杂的形式。配置数据存放在片内的 SRAM 或者熔丝图上，基于SRAM 的 FPGA 器件工作前需要从芯片外部加载配置数据。配置数据可以存储在片外中北大学信息商务学院 2011 届毕业设计说明书第 2 页 共 43 页的 EPROM 或者计算机上， 设计人员可以控制加载过程， 在现场修改器件的逻辑功能，即所谓现场可编程23。1.21.2数据采集系统研究现状数据采集系统研究现状随着数字化进程的加快， 工业生产和科学研究等各个领域对数据采集提出了更高的要求。数据采集作为信息处理系统的最前端，从广义上讲

5、，主要包括以下几个方面：数据的采集、数据的存储、数据的初步处理等，并且一般需要通过 PC 接口总线将数据送入计算机，根据不同的需要进行相应的算法处理。简言之，数据采集系统的主要任务就是把输入的模拟信号转换成数字信号，并对其进行处理，为进一步操作做准备。数据采集技术已经在雷达系统、通信设备、水声探测、遥感探测、语音处理、智能仪器设备、工业自动化系统以及生物医学工程等众多领域得到广泛的应用，并取得了巨大的经济效益和提高了工作效率。随着工业化和现代化水平的不断发展，以数据采集系统为核心的设备迅速在国内外得到了广泛的应用， 且对数据采集的要求日益提高。数据采集系统追求的主要目标有两个：一是精度高，二是

6、速度快，一般是在保证精度的前提下提高速度； 提高数据采集的速度主要是提高了工作效率和扩大数据采集系统的适用范围。目前，数据采集系统一般从数字信号处理器(DSP)和总线技术两个方面进行技术改进以提高精度和速度。 随着电子技术和计算机技术的不断发展，高性能 DSP 芯片层出不穷，新型高速、高分辨率的数据转换部件不断涌现。数据采集系统的接口方式也己经拓展到 ISA、PCI、USB、EIEEl394 及 VXI、PXI 等多种总线接口，USB 总线由于具有安装方便、高带宽、易扩展等优点，其中 USB20标准有着高达 480Mbs 的理论传输速率(USB30 标准也已经发布)，已经逐渐成为计算机接口的主

7、流。目前形成了以插卡式和便携式为主的两种产品， 数据采集系统可分为基于板卡的集中式数据采集系统和基于分布式的数据采集系统。 集中式的基本方式是采用数据采集卡进行数据采集，将一块基于 ISA 或 PCI 的板卡插入 PC 机上，把外部信号引至计算机的端口然后接入数据采集卡，通过定制的软件就可以进行采集，其显著优点是成本较低、速度块。但是，采用板卡安装麻烦、价格昂贵、易受干扰，同时由于计算机插槽数量和地址、中断资源的限制，不可能挂接很多设备。中北大学信息商务学院 2011 届毕业设计说明书第 3 页 共 43 页分布式的基本方式之一是智能采集模块记录信号，通过一些通用总线如 RS232，RS485

8、 进行传送，或者采用基于现场总线的数据采集模块，流行的现场总线如 CAN总线等，通过现场总线将智能采集模块引入计算机，上位机通过定制的软件和智能模块通信。它的优点是易维护、布线简单、可靠性高；缺点是由于接口总线的限制使得采样速度远远低于集中式数据采集系统。随着接口总线的进步，分布式数据采集是数据采集系统发展的一个重要趋势4。1.31.3课题的提出与任务要求课题的提出与任务要求数据采集存储系统目前在环境感知，图像处理、语音识别、通信等领域有着广泛的应用，它用于实时、高速地采集和记录应用领域的各项参数信息。随着应用领域的不断深入， 信号分辨率、采样率， 数据存储容量， 存储时间等要求都大幅提升，设

9、备可靠性和实时性要求也越来越高，因此高精度、高可靠性的大容量数据采集存储系统就显得尤为重要，而且抗冲击干扰能力、可扩展性及可移植性等方面因素都必须严格考虑处理56。虽然目前市场上有很多不同类型的数据采集产品， 但这些产品还存在着诸如功能单一，通用性差，操作复杂，不能适用于差别很大的环境等问题，这些都严重的限制了产品的应用范围，这迫使我们必须从实际出发，设计一套速度高，采集精度高，应用范围广的素具采集系统，本课题正是为实现这一目的而提出。本课题的主要目的就是：对 16 路模拟信号进行 AD 转换，通过 FPGA 将转换得到的数据存储到 FLASH 存储器中。并能通过 FPGA 读出 FLASH

10、存储器中的数据。技术要求如下：（1）信号采集电平范围：0-5VDC；（2）采样位数：16bits（3）每通道采样率：40KHz；（4）能够完成 FLASH 的读写、擦除操作。2 2系统硬件电路的设计系统硬件电路的设计中北大学信息商务学院 2011 届毕业设计说明书第 4 页 共 43 页根据电路参数及其各项要求，提出整体设计方案，其整体框图如图 2.1 所示。图 2.1整体设计方案以上系统由多路模拟量数据采集模块、FPGA 中心控制模块、flash 存储模块以及其它外围辅助电路组成。多路模拟量数据采集模块是此设计中的重要环节， 决定着获取信号的质量和采集测试的精度。模拟信号的采集电路通常由模拟

11、多路开关、电压跟随器、A/D 转换器等部分组成。其中模拟多路开关的作用是切换各路输入信号，使得不同通道的模拟量被有序地送入 A/D 转换器；电压跟随器用来对所采集的模拟量进行信号调理，从而获得更准确的被测量；A/D 转换器是整个系统性能优异与否的关键，它的性能将直接影响整个数据采集系统。FPGA 中心控制模块由 FPGA 及外围电路组成。FPGA 是控制模块的核心部分，主要完成通道选择、A/D 转换器的时序控制、数据的存储以及相应的控制逻辑等控制任务。FLASH 存储器模块在系统中主要完成数字信息的存储。 当 A/D 转换结束后， FPGA给存储模块一个写信号，将转换后的数据存入 FLASH

12、存储器中。根据整体设计方案，将各个模块细化，得到系统整体结构图如图 2.2 所示16 路模拟信号调理电路多路模拟开关A/D 转换多路模拟量数据采集模块FPGA中心控制模块FLASH 存储模块中北大学信息商务学院 2011 届毕业设计说明书第 5 页 共 43 页图 2.2系统整体结构图总结如下：模拟信号输入端的输入信号为需要采集的模拟信号，一般由传感器提供； 信号调理电路的主要作用是滤掉干扰， 使传感器输入的被测模拟量更加准确；A/D 转换使模拟量转换成数字量，以便实现数据采集的目的；FPGA 提供整个系统的控制信号，让整个系统正常有序的工作；FIFO 用来提供对采样后的数据进行缓存。数据采集

13、存储系统工作可靠与稳定主要取决于信号采集、信号调理，数据传输以及数据存储四大模块设计。数据采集与存储控制模块均采用 Xilinx 公司的 Spartan-系列 FPGA 中的XC2S100 实现。它作为控制器具有时钟频率高，编程配置灵活，内部延时小，运行速度快，I/O 端口多，配以 IP 软核，本身集采样控制、处理、缓存、传输控制、通信于一个芯片内，各方面均满足系统对实时性和同步性的要求7。2.12.1信号采集及调理模块信号采集及调理模块信号采集模块 FPGA 对其外围设备的控制全部通过 I/O 端口进行控制， 极大地提高了系统的采集速度。部分应用如图 2.3：FPGA 主控单元flashFI

14、FO 外部数据缓冲USB单片机上位机中北大学信息商务学院 2011 届毕业设计说明书第 6 页 共 43 页图 2.3前端输入电路模拟信号主要测量的是冲击量、振动量、缓变（温度、压力等）和系统电量参数信息,并且留有备用采集通道。冲击、振动、缓变模拟量接入由单电源轨至轨运算放大器 OPA4340 构成的电压跟随器，16 路模拟量数据通过信号放大调理电路接入一片 16 路高速模拟选择开关 ADG706， 通过中控 FPGA 选通将所选模拟量输入 16位高速逐次逼近型模数转换器 ADS8402，将模拟信号转换为数字信号；ADG706 模拟开关的切换时间 42ns，16 路切换频率至少能可靠满足采样频

15、率大于 400 KHz 的模拟量信号。ADS8402 采样转换时间仅需 610ns，转换速度可达 1.25MHz，转换时钟依靠内部产生， 避免因数字接口以及参考时钟和外部转换器之间产生的交界面抖动。数字接口提供 8 位和 16 位两种选择增加了与控制器连接的灵活性，不受管脚资源的限制。本设计使用 ADS8402 内部参考电压 Vref=4.096V 作为基准，但是 16路模拟量输出电压范围均为 05V；超过了 ADC 的输入电压量程，需要线性运算电路变换由模拟开关 ADG706 输出的信号幅度以适合 ADS8402 的输入信号范围中北大学信息商务学院 2011 届毕业设计说明书第 7 页 共

16、43 页8910。从传感器输入的所有模拟信号范围都是 05 V，输入阻抗要求大于 1 M 欧，由于电源模块的输出电压只有 5 V，所以为了保证信号的完整性，设计中选用了具有轨对轨输出特性的运算放大器 0PA4340，并进行了适当的分压及阻抗匹配处理，对输出也进行了适当的滤波处理，图 2.4 为设计中用到的信号调理电路。图 2.4单路信号调理电路2.22.2通道选择电路通道选择电路设计中要求采集 16 路模拟信号，为降低系统成本和减小体积，采用公共 A/D转换电路，用 1 片 16 选 1 的模拟多路开关来实现通道的选取。2.2.1模拟多路开关的选择选择多路开关时，通常考虑以下几个参数：（1）通

17、道数量：通道数量对切换开关传输被测信号的精度和切换速度有直接的影响，因为通道数目越多，寄生电容和泄漏电流通常也越大。平常使用的模拟开关，在选通其中一路时，其它各路并没有真正断开，只是处于高阻状态，仍存在漏电流，对导通的信号产生影响；通道越多，漏电流越大，通道间的干扰也越多。（2）导通电阻：理想的多路开关起导通电阻应为零，断开电阻应为无穷大，但现实中的模拟开关达不到这一要求。模拟开关的导体电阻会使信号电压产生跌落，尤其是和低阻抗器件串联使用的时候压降会相对较大。所以在选择开关时应考虑导通电阻，尤其是在使用低阻抗器件的时候。（3）开关时间：由于模拟开关器件中有导通电阻且有寄生电容，这就会产生一定的

18、导通和断开时间，所以在选择开关时应考虑开关时间，并选择开关时间较小中北大学信息商务学院 2011 届毕业设计说明书第 8 页 共 43 页的器件。（4）泄漏电流：指开关断开时漏极电流。一个理想的开关要求导通时电阻为零，断开时电阻趋于无限大，漏电流为零。而实际开关断开时为高阻状态，漏电流不为零，常规的 CMOS 漏电流约 1nA。如果信号源内阻很高，传输信号是电流量，就特别需要考虑模拟开关的泄漏电流，一般希望泄漏电流越小越好。（5）切换速度：对于传输快速变化的电路，要求开关的传输速度高，同时应考虑其频率不大于 A/D 的转换频率，从而使得电路性能更优。（6）器件封装：常用的模拟开关有 DIP 和

19、 SO 两种封装，可以根据实际需要选择11。2.2.2ADG706 的运用本设计选用的 ADG706 是 16 路模拟选择开关，内部包括 16 路模拟开关阵列，用于通道选择的数字译码电路和使能输入控制。ADG706 的四位地址位 A0、A1、A2、A3 的输入决定 16 路输入信号中要选择输出的通道号，使能端 EN 控制 ADG706 是否处于工作状态。EN 信号为高电平时，模拟开关有效。其真值表如下：表 2.1ADG706 真值表A3A2A1A0EN选通.A3A2A1A0EN选通XXXX0无.000011.100019000112.1001110001013.1010111001114.10

20、11112010015.1100113010116.1101114011017.1110115011118.1111116ADG706 采用 28 管脚的封装形式 TSSOP，其在系统中的运用如图 2.5 所示。中北大学信息商务学院 2011 届毕业设计说明书第 9 页 共 43 页图 2.5模拟开关电路S1S16 接外部的 16 模拟信号，A0、A1、A2、A3 接 FPGA 给的地址信号，EN接使能控制信号，VSS 接地，D 为输出端，输出的信号经调理后送给模数转换器。当 EN 信号为高电平时，模拟多路开关选通。2.32.3A/DA/D 转换电路转换电路A/D 和 D/A 转换器是现代数字

21、系统中的重要组成部分，应用日益广泛。D/A 转换器的分辨率和转换精度均与转换器的位数有关，位数越多，分辨率和转换精度均越高。常用的集成 ADC 和 DAC 种类很多，其发展趋势是高速度、高分辨率、易与计算机接口，以满足各个领域对信息处理的要求。2.3.1A/D 转换器的分类及其特点目前 A/D 转换器的种类虽然很多，但从转换过程来看，可以归结成两大类，一类是直接 A/D 转换器，另一类是间接 A/D 转换器。在直接 A/D 转换器中，输入模拟信号不需要中间变量就直接被转换成相应的数字信号输出，如计数型 A/D 转换器、中北大学信息商务学院 2011 届毕业设计说明书第 10 页 共 43 页逐

22、次逼近型 A/D 转换器和并联比较型 A/D 转换器等，其特点是工作速度高，转换精度容易保证，调准也比较方便。而在间接 A/D 转换器中，输入模拟信号先被转换成某种中间变量（如时间、频率等） ，然后再将中间变量转换为最后的数字量，如单次积分型 A/D 转换器、双积分型 A/D 转换器等，其特点是工作速度较低，但转换精度可以做得较高，且抗干扰性能强，一般在测试仪表中用得较多。图 2.6AD 分类图2.3.2A/D 转换器的主要技术指标分辨率：指数字量变化一个最小量时模拟信号的变化量，定义为满刻度电压与n2的比值。分辨率又称精度，通常以数字信号的位数来表示。转换速率：是指完成一次从模拟转换到数字的

23、 AD 转换所需的时间的倒数。采样时间则是指两次转换的间隔。为了保证转换的正确完成，采样速率必须小于或等于转换速率。量化误差：量化误差由于 AD 的有限分辨率而引起的误差，即有限分辨率 AD 的阶梯状转移特性曲线与无限分辨率 AD（理想 AD）的转移特性曲线（直线）之间的最大偏差。通常是 1 个或半个最小数字量的模拟变化量，表示为 1LSB、1/2LSB。偏移误差：偏移误差指输入信号为零时输出信号不为零的值，可外接电位器调至最小。满刻度误差：满刻度误差指满度输出时对应的输入信号与理想输入信号值之差。线性度：线性度是指实际转换器的转移函数与理想直线的最大偏移，不包括以上三种误差。中北大学信息商务

24、学院 2011 届毕业设计说明书第 11 页 共 43 页其他指标还有：绝对精度，相对精度，微分非线性，单调性和无错码，总谐波失真和积分非线性12。2.3.3模数转换器 ADS8402ADS8402 是一种 16 位精度，内设 4.096V 参考电压，最高转换频率为 1.25MHz的模数转换器。 该器件包括一个 16 位电容式 SAR 与固有的采样保持的 A/D 转换器。提供了一个全 16 位和一个 8 位的接口方案，数据读取使用两个 8 位读周期。该ADS8402 有一个单极差分输入。采用 48 引脚的 TQFP 封装，工业级芯片的温度范围为-40至 85。该 ADS8402 是一种高速逐次

25、逼近寄存器（SAR）类比数位转换器（ADC） 。该架构基于电荷再分配，其中内在地包含一个采样/保持功能。转换时钟由内部产生。其转换时间为 610ns， 最高转换频率为 1.25MHz。 模拟输入提供两个输入引脚： + IN和- IN。当转换开始时，内部电容阵列采样这些引脚的差分输入。参考电压：ADS8402 内置 4.096V 的参考电压，当使用内部参考电压时，引脚1(REFOUT)与引脚 2(REFIN)之间应该用导线连接,引脚 2(REFOUT)与引脚 47 和48(REFM)之间连接一个 0.1uF 的去耦电容和一个 1uF 的存储电容(见图 2.7)。转换器的内部参考电压为双缓冲，如果

26、外部使用参考电压，第二个缓冲区将隔离外部参考电压和模数转换器。 此缓冲区也可以用作在转换过程中对所有的模数转换器电容器充电。如果使用外部参考电压，则引脚 2（REFOUT）可以悬空。中北大学信息商务学院 2011 届毕业设计说明书第 12 页 共 43 页图 2.7使用内部参考模拟输入：当转换器进入保持模式，电压之间的差额+ IN 和- IN 是在内部电容阵列捕获输入。双方+ IN 和- IN 输入有-0.2 V 范围和 Vref+0.2 V 的输入范围被限制在- VREF 到 Vref 的。输入的模拟输入电流取决于以下因素：采样率、输入电压和电压源阻抗。实际上采样期间输入 ADS8402 的

27、电流是为内部电容阵列充电的，当电容充电完成，就没有了输入电流。 模拟输入电压必须在采集时间 （150ns） 内对 16 位的输入电容 （25pF）充电。当工作在保持模式时，输入阻抗大于 1G。为了保证转换器的线性度，输入的模拟电压的绝对值应在指定的范围内，否则该转换器的线性度将可能不符合规格。 调理后的输出电阻应与输入端相匹配， 否则，两个输入端+IN 和-IN 将会有不同的设定时间，这可能会导致失调误差，增益误差和线性误差，引起温度和输入电压的变化。一个典型的输入电路如图 2.8，单端输入源可能会被转换为差分信号。中北大学信息商务学院 2011 届毕业设计说明书第 13 页 共 43 页图

28、2.8ADS8402 的典型应用ADS8402 使用的是内部振荡器产生的时钟，具有固定的最高转换频率（1.25MHz） ，不需要输入外部时钟。当 CS 为低时（CS 低电平有效）转换是通过将CONVST 引脚为置低电平超过 20 纳秒（20ns 后 CONVST 引脚可以为高） 。CONVST 下降沿使得 ADS8402 从采样模式切换到保持模式。CONVST 变低时，BUSY 引脚输出高电平并且在这个转换过程中 BUSY 一直为高电平直至转换结束才变成低电平。当 CS为低且 BUSY 信号的下降沿来临或 BUSY 信号为低且 CS 的下降沿来临时开始采样。当 RD 和 CS 引脚都是低电平是

29、数字总线（DB0DB15）并行输出转换后的值。数据输出：当 RD 和 CS 都为低电平时，转换后的数据将会输出；当 RD 和 CS 有一个不是低电平时数据口输出三态。其理想输出数字量与输入模拟量如表 2.2种类模拟量大小数字输出最大转换范围2Vref精度2Vref/65535二进制码十六进制码最大转换量Vref0111 1111 1111 11117FFF最小转换量00000 0000 0000 000000000-Vref1000 0000 0000 00008000表 2.2理想输入电压和输出代码中北大学信息商务学院 2011 届毕业设计说明书第 14 页 共 43 页当 BYTE 是低电

30、平时将从 DB15DB0 输出一个全 16 位字由高位至低位的数据。当 BYTE 为高电平时，从 DB15DB8 输出转换后的低 7 位数据。如表 2.3 所示。BYTE数据口DB15DB8DB7DB0高D7D0低D15D8D7D0表 2.3ADS8402 输出形式转换器的复位：复位信号是一个异步低电平输入信号（即不受片选信号 CS 的影响，CS 为高电平时也可以复位） 。复位时，当前转换将被中止，所有设置为 0 的输出锁存将被清除后复位。当复位结束，RESET 信号为高电平时转换器恢复正常运作模式13。2.3.4ADS8402 在系统中的应用模拟信号经调理电路后由+IN 输入（-IN 端接地

31、） ，经模数转换后，输出 16 位数字信号；控制信号 RD、CS、CONVST、BYTE 和 RESET 由 FPGA 输入，BUSY 信号输入 FPGA，向 FPGA 提供芯片的工作状态，整个 A/D 受 FPGA 的控制。硬件电路如图2.9 所示。中北大学信息商务学院 2011 届毕业设计说明书第 15 页 共 43 页图 2.9A/D 转换电路2.42.4存储电路存储电路存储电路用来存储采集后的数据，以保证采集的数据不会丢失。2.4.1FIFO 简介本设计采用的是 FIFO 数据缓存器。他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出

32、数据，其数据地址由内部读写指针自动加 1 完成， 不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。根据工作的时钟域，可以将 FIFO 分为同步 FIFO 和异步 FIFO。同步 FIFO 是指读时钟和写时钟为同一个时钟，在时钟沿来临时同时发生读写操作。异步 FIFO 是指读写时钟不一致，读写时钟是互相独立的。2.4.2FIFO 的一些重要参数FIFO 的宽度：它指的是 FIFO 一次读写操作的数据位，就像 MCU 有 8 位和 16位，ARM 32 位等等，FIFO 的宽度在单片成品 IC 中是固定的，也有可选择的，如果用 FPGA 自己实现一个 FIFO，其数据位，也就是宽度是

33、可以自己定义的。中北大学信息商务学院 2011 届毕业设计说明书第 16 页 共 43 页FIFO 的深度：它指的是 FIFO 可以存储多少个 N 位的数据（如果宽度为 N） 。如一个 8 位的 FIFO，若深度为 8，它可以存储 8 个 8 位的数据，深度为 12 ，就可以存储 12 个 8 位的数据，FIFO 的深度可大可小，个人认为 FIFO 深度的计算并无一个固定的公式。在 FIFO 实际工作中，其数据的满/空标志可以控制数据的继续写入或读出。在一个具体的应用中也不可能由一些参数算数精确的所需 FIFO 深度为多少，这在写速度大于读速度的理想状态下是可行的，但在实际中用到的 FIFO

34、深度往往要大于计算值。一般来说根据电路的具体情况，在兼顾系统性能和 FIFO 成本的情况下估算一个大概的宽度和深度就可以了。而对于写速度慢于读速度的应用，FIFO 的深度要根据读出的数据结构和读出数据的由那些具体的要求来确定。满标志：FIFO 已满或将要满时由 FIFO 的状态电路送出的一个信号，以阻止 FIFO 的写操作继续向 FIFO 中写数据而造成溢出。空标志：FIFO 已空或将要空时由 FIFO 的状态电路送出的一个信号，以阻止 FIFO 的读操作继续从 FIFO 中读出数据而造成无效数据的读出。读时钟：读操作所遵循的时钟，在每个时钟沿来临时读数据。写时钟：写操作所遵循的时钟，在每个时

35、钟沿来临时写数据。读指针：指向下一个读出地址，读完后自动加 1。写指针：指向下一个要写入的地址的，写完自动加 1。读写指针其实就是读写的地址， 只不过这个地址不能任意选择， 而是连续的14。2.4.3IDT7206 在系统中的应用图 2.10FIFO 缓存电路中北大学信息商务学院 2011 届毕业设计说明书第 17 页 共 43 页IDT7206 是一种先进先出的双端口数据缓存器。该器件使用一个满标志（FF）和一个空标志（EF）来检测其存储状态，通过 W 引脚和 R 引脚来控制数据的存储和读取。 该设备提供了 9 位宽度的数据存储输入输出和一个控制作为用户的选择校验位。其时序如图所示。图 2.

36、11IDT7206 时序图复位（RS） ：当 RS 输入为低电平时器件开始复位，其内部读和写都将回到初始位置且 RS 上升沿来临之前读信号和写信号都将保持高电平。上电后必须先复位，然后才能进行写操作。写允许（W） ：一个写周期开始于满标志（FF）为高且写信号的下降沿来临时，数据建立和保持时间必须坚持到写写信号的上升沿。数据存储在 RAM 阵列。如果存储量达到内存的一半，则在下一写操作的下降沿来临时，半满标志（HF）将被置为低， 并会一直为低直到写指针与读取指针之差小于或等于 1 或设备的存储量是总内存的一半。半满标志（HF）由读操作的上升沿重置。为了防止数据溢出，最后一个写信号来临时满标志（F

37、F）将置低，它会抑制写信号的写入操作。当一个有效的读操作完成后，满标志会在 tRFF（R 变高到 FF 变高的时间）后变高，使写重新有效。当 FIFO 已满，内部写指针被锁，外部变化将不会影响 FIFO 写。读允许（R） ：当 E 引脚为高时，一个读周期开始于 R 信号的下降沿。任何数据的读取发生在先进先出的基础上的持续的写操作。R 引脚变高，数据输出端（Q8Q0）将返回到一个高阻抗状态直到下一次读操作开始。当所有的数据已经从 FIFO的读取完，空标志（E）将变低， 这时如果有写操作一次，E 将变高且 tWEF 后读允许有效。当 FIFO 为空后，内部读指针被锁，外部变化将不会影响 FIFO

38、的读。中北大学信息商务学院 2011 届毕业设计说明书第 18 页 共 43 页数据输入和输出端均只使用前 8 位（Q0Q7、D0D7） ；读允许信号 R 由另外一个系统的控制信号提供；写允许信号 W 由 FPGA 输入，当 W 为低时，将转换后的数据存入 IDT7206；复位信号 RS 由 FPGA 控制，当 RS 输入为低电平时器件开始复位，其内部读和写都将回到初始位置且 RS 上升沿来临之前读信号和写信号都将保持高电平。2.52.5FPGAFPGA 控制模块控制模块FPGA 通过 I/O 口输出的数字信号实现对 A/D 转换器、模拟多路开关和 FIFO 的控制。其原理图如下所示：图 2.

39、12FPGA 控制模块电路A/D 的控制：FPGA 输出的 RESET 信号控制 A/D 的复位（低电平复位，设计中的 RESET 一直中北大学信息商务学院 2011 届毕业设计说明书第 19 页 共 43 页为高电平） 、CS 信号控制 A/D 的选通（低电平选通，设计中的 CS 一直有效） 、RD 信号实现对 A/D 转换后的数字信号的读（低电平有效） 、BYTE 信号控制 A/D 转换后的输出方式（本设计中 BYTE 信号一直为低，即 A/D 的输出形式为 16 位并行输出） 。开关的控制：FPGA 通过输出的使能信号 EN 和地址控制信号 A 来控制开关的选通即通路的选择。FIFO 的

40、控制：FPGA 通过输出的 W 信号来控制 FIFO 的存储，当 W 信号为低电平时，将数据写入 FIFO。2.62.6USBUSB 接口设计模块接口设计模块CY7C68013 有 3 种接口工作模式。根据系统构成和实际要求，我们选用 GPIF模式的数据传输方案，只要输出信号和就绪信号作相应的组合，就可以实现多种复杂的控制时序。图 2.13USB 模块电路在本系统中 CY7C68013 与 FPGA 连接用到的 I，0 包括八位 GPIF 数据接口，两中北大学信息商务学院 2011 届毕业设计说明书第 20 页 共 43 页根控制线 USBCTRl2，一根状态线 USBSO。一根读信号线 US

41、BRD，实现上位机对 n鹄 h 的无效块检测和读取操作。上位机通过 USB 发出无效块检测命令，CY7C68013接收到此命令后通过 USBC，IRl，2 通知 FPGA，FPGA 接收到该命令后开始进行操作。同样上位机发出数据读出命令，CY7C68013 接收到此命令后。通过 USBCTRl2通知 FPGA 进行操作。采用 FPGA 作为主控制器对 FLASH 进行操作，系统与主机之间采用 USB20 接口芯片 CY7C68013 实现通信。要求选择存储容量大、数据可靠性高的存储器件。Flash 由于其具有非易失性、电可擦除性、可重复编程以及高密度、低功耗等特点，而被广泛应用于数据采集系统中

42、。USB20 接口模块为 FPGA 与上位机通信模块，完成上位机控制命令与 Flash 存储数据的传送。FPGA 采用 Xilinx 公司 Spartan2系列 XC2S100，作为一个对 Flash 操作的主控设备。完成 Flash 模块的读写擦操作和无效块检测功能15。2.72.7其他硬件电路其他硬件电路系统除了上述主要的电路之外，还有几种比较重要的外围电路，主要有给系统供电的电源电路、FPGA 配置电路和时钟电路等。2.7.1供电电路本设计中所有芯片的工作电源均来至电源转换芯片 TPS70358 的输出,所有电源电路的设计将影响整个系统的供电。TPS703xx 系列器件的设计为数字信号处

43、理器、专用集成电路、FPGA 和双输出稳压器等提供完整的电源。 其准确性、 快速瞬态响应、 SVS 的监控电路 （上电复位） 、手动复位输入等功能为电路的设计提供一个完整的解决方案。TPS703xx 系列稳压器提供有固定 3.3V/2.5V，3.3V/1.8V，3.3V/ 1.5 V 和 3.3V/ 1.2 V 的可调电压选项。输出电流可高达 1A（输出 1）和 2A（输出 2） 。中北大学信息商务学院 2011 届毕业设计说明书第 21 页 共 43 页图 2.14电源电路当 EN 脚连接到一个低电平时该器件开始工作。SEQ 控制哪个输出电压通道（VOUT1 或 VOUT2）先打开。当装置被

44、启用并且 SEQ 为高电平时，VOUT2 先打开，VOUT1 保持关闭，当其值达到 VOUT2 输出电压的 83时 VOUT1 打开。如果 VOUT2 被拉低于 83（即过载条件）则 VOUT1 关闭。2.7.2配置电路当 FPGA 作为主芯片时，必须给其配置一个时钟驱动的 PROM。该设计采用的是 XCF01 系列的系统可编程配置 PROM，其型号为 XCF01SVO20。XCF01SVO20 在系统中的运用如图 2.15 所示。中北大学信息商务学院 2011 届毕业设计说明书第 22 页 共 43 页图 2.15配置电路2.7.3时钟电路XC2S100 有 4 个时钟信号输入端，分别为 G

45、CK0、GCK1、GCK2 和 GCK3，本设计中只使用 GCK0。其余 3 个时钟输入端都接地以防止干扰。时钟电路如图。图 2.16FPGA 时钟电路2.82.8本章小结本章小结本章对基于 FPGA 的多通道采样控制单元进行了研究，介绍了多路选择开关ADG706、 AD转换芯片ADS8402和FIFO缓存IDT7206。 利用1片ADG706和一片ADS8402完成了对 16 路模拟量的采样，给出了整个系统的硬件连接图。3 3系统软件设计系统软件设计中北大学信息商务学院 2011 届毕业设计说明书第 23 页 共 43 页3.13.1数据编帧数据编帧表 3.1帧格式S0S1S2S3S4S5S

46、6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S

47、4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15表中共有

48、16 行*16 列数据，每行代表采样率为 40KHZ 的信号。每个数据经 AD转换后就变成16位的并行数据， 再由FPGA内部软件进行并串转换为8位串行数据。由此可以计算出一帧总的数据量为16 行16 列16bit8bit-lbyte=511byte3.23.2A/DA/D 控制模块的设计控制模块的设计AD 采样控制模块将控制 ADS8402 完成自动 A/D 转换操作，模数转换器由其内部时钟驱动。当采集某一通道的模拟量时，A/D 需要完成的主要功能有转换和向 FPGA 传送转换后的数字量。所以对 AD，最重要的是分配好转换和读允许的时序。AD 控制单元示意图如图 3.1 所示。图 3.1AD

49、 控制单元示意图中北大学信息商务学院 2011 届毕业设计说明书第 24 页 共 43 页CLK 是时钟信号，即为外部晶振提供的时钟；RST 是复位信号，当 RST 为低电平时，该模块处于复位状态；复位时，AD_CS、CONVST 和 AD_RD 信号为高电平（无效） ，AD_rst 和 BYTE 信号为低电平；BUSY 是 AD 输出的忙信号，当 A/D 进行转换功能时，该信号为高电平；CLK_cnt6.0是时钟分频计数，与通道选取模块一致。按照要求产生 AD 片选信号 AD_CS（低电平有效） 、转换允许信号 CONVST（低电平有效） 、读允许信号 AD_RD（低电平有效） 、复位 AD

50、_rst（低电平有效）和为位选择信号 BYTE（本设计中一直置低，即为 16 为输出） 。本模块能连续运行，不断地写入命令字以启动 A/D 转换，然后读出 A/D 转换结果并将其输出。通过对 AD采样控制模块进行时序仿真， 得到AD 模块时序仿真图如图3.2所示。图 3.2AD 模块时序仿真图当 RST 为高电平是时钟分频开始计数，当计数范围为 110 时，CONVST 信号为低电平，否则为高电平。3.33.3存储器模块的时序仿真存储器模块的时序仿真此系统要求能对 16 路模拟信号同时采集存储, 采样率是每路 40KHZ, 总采样数率 640K, 事后可对存储数据计算机读取分析。根据此种要求我

51、们设计实现了多路采集存储器, 此种存储其使用 FPGA 和 FLASH 存储器。 满足体积小, 功耗低的要求。3.3.1数据存储对数据的存储, 我们采用闪存(FLASH Memory)作为存储器, 它具有体积小、功耗低和数据不易丢失的特点。对 FLASH 的写操作过程有其固定的操作模式, 如图3.3 所示。 由于 FLASH 是按页存储的, 当一页写完之后要进行下一页的控制字和地址的重新写入, 为了使采集回来的数据能及时准确的写入FLASH, 而不至于在页与页的交替时间内使数据丢失, 所以不可能将采集回的数据直接存入FLASH, 我们利中北大学信息商务学院 2011 届毕业设计说明书第 25

52、页 共 43 页用 FPGA 内部提供的 RAM 来构成双端口 RAM 作为数据存储过程中的缓存, 采集回来的数据先写入双端口 RAM, 然后再导入 FLASH。过程是采回数据从 A 口写入双端口RAM。双端口 RAM 中的数据从 B 口读出, 然后写入 FLASH, 在操作的过程中, 要保证双端口 RAM 的 B 口地址推进要小于其 A 口的地址推进。因为在采集过程中使用了 16 的位的 AD, 加之 FLASH 存储器是 8 位的存储器, 所以就使得每次采集的数据要分 2 次存储, 我们采取的方式是高 8 位存储一次, 低 8 位加补标志码的存储一次。图 3.3FLASH 写操作时序图3.

53、3.2数据读取数据的读取有很多种方法, 目前有串口、并口、USB 口或 PCI 总线方式读取。我们这里采用并口读取方式。 因为数据存储量大, 我们采取了并口主动读取的方法,消除了并口从动读取速度慢的问题, 采用 EPP 模式, 读取数据速度能达到 500K2Mb/s 的数据量。FPGA 此时的工作是使读数和采集的控制线与数据线的隔离。这时并口可直接对 FLASH 的控制线和数据线进行操作。对 FLASH 的读数操作也有其固定的操作过程。 FLASH 数据的擦除是按块擦除的, 所以它的特点是擦除速度快, 一般在几秒钟内就完成了。当一次采集存储完毕后, 数据就长久保持在FLASH 内, 不会丢失,

54、 若要从新采集存储, 则必须要先进行 FLASH 擦除。相关时序图如下：中北大学信息商务学院 2011 届毕业设计说明书第 26 页 共 43 页图 3.4FLASH 擦除操作时序图在本系统中，采用 FLASH 来进行数据的存储。FLASH 内部有内置 fifo.采集到的数据先暂存 fifo 中，然后再存入 FLASH 芯片中。FLASH 存储的具体流程图为：.开始采样一次数据（16 路信号）存储一次数据（16 路信号）否中北大学信息商务学院 2011 届毕业设计说明书第 27 页 共 43 页3.43.4本章小结本章小结本章通过对所有模块进行软件设计，并进行时序仿真，通过仿真时序图，可以看出

55、，电路时序满足系统数据采集并存储的要求。4 4电路及系统调试电路及系统调试4.14.1电平及分压问题电平及分压问题在本系统中，由于模拟输入信号的电压范围是 05V,所以此次设计使用运算放大器组成的比例电路将输入信号变换成 05V 电压。 然后输入模拟开关经过跟随器后，再输入 A/D 转换器。16 路数字信号使用一个 5V 的稳压管，将输入数字信号中大于 5V 的高电平信号钳制在 5V，起到了调压的作用。如果是低于 5V，那么电压将不改变。首先，对于单路速变信号而言，其最低采样频率为 40kHz，用了一个模拟开关采样时间到？结束否中北大学信息商务学院 2011 届毕业设计说明书第 28 页 共

56、43 页和一个 ADS8402 循环进行数据采集，将 1 路速变信号和 16 路缓变信号交叉安排在ADG706 上，这样在每次速变信号采集后，紧接着采集 16 路缓变信号，经过循环交叉采集后，便使得速变信号采样率是缓变信号采样率的 16 倍，所以速变信号采样率为 1612.5kHz40kHz。其次，对于 16 路缓变信号，其单路采样率为 12.5kHz,记录时间为 0.75s,共 16 路。由于我们采用 16 路的 AD 采集.其次，分压的目的是使调理过后的电压在据数据采集系统的输入范围内变化，使系统能正常工作。本设计所使用的模数转换器 ADS8402 其输入模拟量的范围为-4.096V4.2

57、96V，而模拟开关的最大输出电压为 5V，所以应对其分压。为了保证A/D 的转换精度，不能把电压分得太小，使得输入 ADS8402 的最大电压为 5V。为使输入 A/D 的信号相对稳定，在分压电路的前后各设置一个电压跟随电路。电压跟随器输出电压近似输入电压幅度，并对前级电路呈高阻状态，对后级电路呈低阻状态，因而对前后级电路起到“隔离”作用。电压跟随器的输入阻抗高、输出阻抗低特点，可以理解为，当输入阻抗很高时，就相当于对前级电路开路；当输出阻抗很低时， 对后级电路就相当于一个恒压源， 即输出电压不受后级电路阻抗影响。一个对前级电路相当于开路， 输出电压又不受后级阻抗影响的电路当然具备隔离作用，即

58、使前、后级电路之间互不影响。4.24.2 FLASHFLASH 的擦除问题的擦除问题在调试中遇到的主要问题还有： 当系统上电后， FPGA 主控模块首先对 Flash 进行擦除操作。在擦除过程中，对每块坏块标志位进行检测，对使用过程中又出现的坏块进行标识，以便以后使用。详细流程图如图 4.1：开始设置块地址=0检查是否等于0XFF?擦除地址自增写入坏块标志否YY中北大学信息商务学院 2011 届毕业设计说明书第 29 页 共 43 页图 4.1擦除模块程序流程多通道同步数据采集后， 数据以一定的帧格式写入 Flash。在 Flash 执行写操作时，首先检测每块的坏块标志。如果坏块标志是非 0X

59、FF 时，该块是坏块则跳过， 继续检测下一块； 如果坏块标志是 0XFF 时， 则读取 FIFO 中的数据， 写入 Flash中。在对 Flash 执行写操作时，严格按照 Flash 的时序控制要求，以保证数据的准确写入。4.34.3 调试中遇到的问题调试中遇到的问题通道选择电路的调试。对于通道选择电路，其主要功能是实现对多路模拟信号进行相同频率的采样，所以在调试时，应运用示波器观察多路模拟开关的输出波形是否与仿真结果一致。对于不同采样频率的信号看开关的波形是否符合设计要求。A/D 的调试。该部分的调试主要看 A/D 转换后的数字量对应的模拟量的大小是否与输入的模拟量相同。 通过对 A/D 的

60、 DB 输出口和 BUSY 的检测判断其是否正常工作。控制模块的调试。对于控制模块，首先看电源电路的输出是否满足系统要求；其次时时钟电路的时钟输入是否正确；再看程序是否能下载。当上述辅助电路完成后， 开始使用示波器逐个观察其输出的控制信号是否与仿真时序一致。I/O0=0?检查是否是最后一块？检测结束否否YY中北大学信息商务学院 2011 届毕业设计说明书第 30 页 共 43 页5 5结论结论本文就 16 路模拟信号采集电路的组成原理、通道选择电路设计、模数转换电路设计以及控制电路的设计做出了详细的说明， 设计出了符合课题要求的多路模拟信号采集电路。首先介绍了数据采集系统的特点及发展情况， 并

61、根据课题的实际要求提出了总体设计方案和原理框图；接着按照整体结构图，设计每一部分的硬件电路图，再用VHDL 程序进行软件设计并仿真；最后通过对实物的调试得出结论：该系统能对采样 16 路模拟信号。设计中 AD 转换模块采用的是 16 位精度的模数转换器 ADS8402，其 1.25MHz 的最高采样频率也满足系统的适时采样；控制模块的芯片是 Xilinx 公司的 XC2S100；存储模块芯片采用 FIFO 缓存芯片中的 IDT7206。中北大学信息商务学院 2011 届毕业设计说明书第 31 页 共 43 页附录附录 A A 系统原理图系统原理图中北大学信息商务学院 2011 届毕业设计说明书

62、第 32 页 共 43 页附录附录 B B 系统系统 PCBPCB 版图版图中北大学信息商务学院 2011 届毕业设计说明书第 33 页 共 43 页附录附录 C C 系统系统 VHDLVHDL 程序程序模拟量采集模拟量采集library IEEE;中北大学信息商务学院 2011 届毕业设计说明书第 34 页 共 43 页use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity advhd isport(glrn: in std_logic;fosc: in s

63、td_logic;start: in std_logic;clk: out std_logic;wrfifo: out std_logic;channel: out std_logic_vector(3 downto 0);channela1: out std_logic;channela6: out std_logic;channela7: out std_logic;channela8: out std_logic;addra: out std_logic_vector(9 downto 0);fifod: out std_logic_vector(7 downto 0) ;data: i

64、nstd_logic_vector(15 downto 0);end advhd;architecture Behavioral of advhd issignal count: std_logic_vector(6 downto 0);signal d_channel: std_logic_vector(3 downto 0);signal mark: std_logic_vector(3 downto 0);signal d_wrfifo: std_logic;signal d_addra: std_logic_vector(9 downto 0);signal f_data: std_l

65、ogic_vector(15 downto 0);signal d_channela1: std_logic;signal d_channela6: std_logic;中北大学信息商务学院 2011 届毕业设计说明书第 35 页 共 43 页signal d_channela7: std_logic;signal d_channela8: std_logic;beginf_data=data;addra=d_addra;wrfifo=d_wrfifo;-clk=fosc/125=640KHz-p1: process(fosc, glrn, start)beginif glrn=0 or st

66、art=1 thencount=0000000;elsif fosc event and fosc=1 thenifcount=124 then-7CHcount=0000000;elsecount=count+1;end if;end if;end process p1;-produceAD start-p2: process(fosc, glrn)beginif glrn=0 thenclk=10) and (count=30) then -startad time pulse t=1us-0AH,1EHclk=0;- 0BH,1FH(simulation) 33.35us中北大学信息商务学院 2011 届毕业设计说明书第 36 页 共 43 页elseclk=1;end if;end if;end process p2;-produce channel convert-channel=d_channel;channela1=d_channela1;channela6=d_channela6;channela7=d_channela7;channela8=d_channela8;p