可规划逻辑元件PLD

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1、Chapter 1 -數位邏輯簡介邏輯函數的介紹 1,0 函數組合 TTL 標準RS232C數位邏輯基本 AND OR NOT 真值表布林函數*+/卡諾圖組合邏輯 -輸出只和輸入有關序向邏輯 -輸出和輸入有關也和現在值有關組合邏輯的設計1.分析需求2.定義輸出入腳位3.繪出真值表4.利用卡諾圖化簡 (積化和法或和化積法)5.寫出布林代數6.完成電路圖例1. 2對 4解碼例2. 投票判別電路例3. BCD 對 7 段 LED 轉換Chapter 2PLD 介紹數位電路實現方式1. 離散電路 利用已存在 IC 來設計 , 種類多元件取得容易2. PLDSPLDPROM,PAL,GAL,FEEL C

2、PLDFPGA3. ASIC半訂製 IC全訂製 IC離散電路PLDASIC單位成本高低電路速度較差優電路密度較差優發展時間優較差生產時間優較差更改彈性優較差方便性優PLD 優點1.降低成本2.增加可靠度3.保密性4.彈性佳5.效率佳適應範圍廣CPLD 設計需先決定 IC 編號 ,再利用軟體輸入 ,然後模擬測試 ,最後再把程式燒錄到 IC一可規劃邏輯元件 (PLD)傳統的邏輯電路均由布林代數化簡，然後經由基本邏輯元件組裝完成，此類電路存在著零件較多、接線複雜、成本較高、檢修不易、容易仿製等等的缺點。雖然任何數位電路可以經由訂製 IC 以縮小體積 ，並達到電路保密的目的 ，但對於小量生產或生命週期

3、較短的產品並不經濟，此時可規劃邏輯元件 (Programmable Logic Device； PLD)將是最佳選擇。PLD 的結構與種類我們知道任何組合邏輯函數均可用積之和(SOP)的方式呈現，在電路上的結構是一種AND-OR 的型態，其中AND閘與輸入的變數端關聯，而OR 閘與函數輸出的項發生關聯，例如，需要使用 4 個 AND 閘關聯輸入變數，另外還需要一個4 輸入的 OR 閘關聯輸出的項 ，當然輸入變數需要的反閘也不可少。(圖 1) PLD 結構圖PLD 為了要讓使用者自行定義積之和的項，AND 閘設計成可以規劃輸入連接的方式，如圖 2 至圖 5 所示，當保險絲符號斷路時，輸入端等於

4、1。而可規劃 OR 閘是為了定義輸出的項，如圖 6 至圖 7 所示，當保險絲符號斷路時，連接的項消失。(圖 2) 固定 4 輸入及閘(圖 3) 可規劃 4 輸入及閘(圖 4) 可規劃及閘陣列中的畫法(圖 5) 可規劃及閘陣列中的簡圖(圖 6) 可規劃或閘陣(圖 7) 可規劃或閘陣列中的簡圖將 AND 閘陣列與 OR 閘陣列分為固定或可規劃的設計，可將 PLD 分為以下幾種：(1) 可規劃僅讀記憶體可規劃僅讀記憶體(Programmable Read Only Memory ；PROM) 是一種 AND 閘陣列固定， OR 閘陣列為可規劃的 PLD 。圖 8 為一只 164 位元 PROM ，在

5、固定的 AND 閘陣列中構成 16 至 1 的解碼電路，而每一個 F 輸出以一個可規劃 16 輸入的 OR 閘與 AND 閘陣列連接，當此積之和函數 (F)不需要的項，可將AND 閘至 OR 閘輸入端的熔絲燒斷。由於4個 F 函數輸出同時對應16 個相同的輸入狀態，故構成一只164 位元的僅讀記憶體。(圖 8) 164 位元 PROM(2) 可規劃邏輯陣列可規劃邏輯陣列 (Programmable Logic Array ； PLA) 是一種 AND 陣列與 OR 陣列均可規劃的 PLD ，以陣列接通的製造方式來區分，以熔絲 (Fuse)為可規劃接點者稱為 FPLA ，以電晶體為可規劃接點者稱

6、為 PLA。FPLA 或以用較少的“乘積項”來完成組合邏輯 ，而PLA 的優點是可PROM 是完整的“乘積項”。例如規劃只需222的PLA 而不需 242 的 PLA ，見圖 9 及圖 10 所示。(圖 9) 2 22 FPLD規劃前(圖 10) 2 22 FPLD規劃後(3) 可規劃陣列邏輯可規劃陣列邏輯 (Programmable Array Logic ； PAL) 將積之和中的 AND 陣列設計成可以規劃 ，而 OR 陣列是固定的，種類很多是 PLD 產品應用最為廣泛的元件。(圖 11) 2 2PAL 規劃前Chapter 3 PALASM 介紹PALSAM編譯器操作手冊1. C: P

7、ALASM Enter2.此時左下角出現 Press any key to continue時, 請按任意鍵3.在 File 下選擇 Begin new designInput format: Text (不需要更改 )New file name: p1.pds(請在此輸入檔名 )而後按 F104.此時進入 PDS Declaration Segment之畫面注意 : Device = PAL22V10腳位定義完後 , 請按 F105. 此時進入編輯視窗 :完成編輯程式後 , 請按 F106.在 Run 選 Compilation而後按 F10修改直至無任何錯誤為止7. 假如結果正確 , 將產

8、生 p1.jed 檔, 可供燒錄8.離開 : File選 QuitPALASM 程式範例; address enconder 1CHIP FUEL PALCE16V8NC A15 A14 A13 A12 A11 RD WR NC GND ;PINS 11 12 13 14 15 16 17 18 19 20NC CE RC ADC1 DIL4 DIL3 DIL2 DIL1 DOH1 VCC ;-EQUATIONS /DOH1=/A15+A14+A13+A12+A11+WR ;8000H /DIL1=A15*/A14*/A13*/A12*A11*/RD ;8800H /DIL2=A15*/A14

9、*/A13*A12*/A11*/RD ;9000H /DIL3=A15*/A14*/A13*A12*A11*/RD ;9800H /DIL4=A15*/A14*A13*/A12*/A11*/RD ;A000H /ADC1=A15*/A14*A13*/A12*A11*/WR ;A800H /RC=RD/CE=RD*WRPALASM程式範例 2TitleADDRESS FOR SCARE TESTPatternSCARE.PDSRevision1.1AuthorC. H. TSAICompanyMTT CO., LTD.Date03/12/96CHIP ADDREPAL16L8;PINS 1234

10、5678910NCA15A14 A13 A12 WR NCNCNC GND;PINS 11121314151617181920NC NC RAM1 B44 B43 B42 B41 A32 A31 VCCEQUATIONS/A31=A15*/A14*/A13*/A12/A32=A15*/A14*/A13*A12/B41=WR+/A15+A14+/A13+A12/B42=/A15+A14+/A13+/A12+WR/B43=/A15+/A14+A13+A12+WR/B44=/A15+/A14+A13+/A12+WR/RAM1=/A15*A14*A13*A12Chapter 4序向邏輯介紹正反器 (F

11、LIP FLOP)RS F.F.D F.F. T F.F.JK F.F.計數器介紹同步邏輯及非同步邏輯同步邏輯的設計1.決定使用之正反器2.分析需求3.定義輸出入腳位4.繪出真值表5.利用卡諾圖化簡 (積化和法或和化積法)6.寫出布林代數7.完成電路圖PALASM 程式範例 3CHIP COUNT PALCE16V8;PINS12345678910CKE ABNCNCNCNCNC GND;PINS 11121314151617181920NCUPDWQ1Q2Q3Q4NCNC VCC;-EQUATIONSQ1:=AQ2:=BQ3:=Q1Q4:=Q2/UP=Q1+Q2/DW=Q3+Q4範例1. 上數計數器2. 下數計數器PALASM使用參考網站PALASM Language Guide?使用 State Machines設計