锁相环频率合成器的设计

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1、 南 京 理 工 大 学毕业设计说明书(论文)作 者: 准考证号： 教学点:淮安信息职业技术学院专 业:电子工程题 目:锁相环频率合成器的设计指导者： 评阅者： 2021 年 5 月毕业设计说明书论文中文摘要 由锁相环构成的间接式频率合成器在无线通信领域发挥着非常重要的作用。通常采用锁相频率合成器的输出信号来作为无线接收机中的本振信号，以使直接频率调制器、频率解调器能够从输入信号中再生载波。本文锁相频率合成器的整个设计方案，包括压控振荡器VCO电路设计、MB1504集成锁相环电路设计、以及单片机最小硬件系统、单片机与MB1504接口电路等硬件电路设计；软件方面，以MB1504串行数据输入格式为

2、标准，通过分析MB1504串行数据传输时序图，建立了串行通信协议。并对80MHz、84MHz、88MHz三个目标频率进行了编程研究。根据目标频率fvco和频率间隔f，通过编程调试获得了一系列合成频率分量，到达了设计要求。关键词 频率源 锁相环(PLL) 控振荡器(VCO) MB1504 MAX2620毕业设计说明书论文外文摘要Title Design 0f Phase-locked loop Frequency Synthesizer AbstractComposed of PLL indirect frequency synthesizer plays an important role i

3、n the field of wireless communications. Usually the output of the phase-locked frequency synthesizer signal is used to as the local oscillator signal in the wireless receiver, in order to make direct frequency modulator, frequency modem can recycled carrier from the input signal.In this paper, the w

4、hole design scheme of phase-locked frequency synthesizer includes voltage-controlled oscillator VCO circuit design, MB1504 integrated phase-locked loop circuit design, MCU minimum hardware system, and design of single-chip microcomputer and MB1504 interface circuit. In the respect of software design

5、, according to the standard of MB1504 the serial data input format , through the analysis of sequence diagram MB1504 serial data transmission, a serial communication protocol is established. Three frequency goals, such as the 80 MHz, 84 MHz, 88 MHz, are studied by programming. According to the targe

6、t frequency fvco and frequency interval f, a series of synthetic frequency component are obtained through programming and debugging, which has reached the design requirements. Keywords: Frequency of the source Phase locked loop (PLL) Voltage Controlled Oscillators(VCO) MB1504 MAX2620目 次1 引言11.1 背景11

7、.2 锁相环频率合成器的开展动态及意义22. 锁相频率合成器的硬件设计52.1 锁相环根本原理52.2 频率合成器总体设计方案92.3 频率合成器及其技术指标112.4 VCO电路设计(MAX2620)122.5 集成锁相环电路设计MB1504142.6 单片机控制电路设计173. 软件设计193.1 MB1504数据输入设计193.2 程序流程设计204 系统调试234.1 VCO调试234.2 分频器调试234.3 环路滤波器调试244.4 调试结果24结论26致谢27参考文献281 引言由锁相环构成的间接式频率合成器在无线通信领域发挥着非常重要的作用。通常采用锁相频率合成器的输出信号来作

8、为无线接收机中的本振信号，以使直接频率调制器、频率解调器能够从输入信号中再生载波。本文锁相频率合成器的整个设计方案，包括压控振荡器VCO电路设计、MB1504集成锁相环电路设计、以及单片机最小硬件系统、单片机与MB1504接口电路等硬件电路设计；软件方面，以MB1504串行数据输入格式为标准，通过分析MB1504串行数据传输时序图，建立了串行通信协议。并对80MHz、84MHz、88MHz三个目标频率进行了编程研究。根据MB1504的VCO输出频率fvco与分频比P、A、N之间的关系式PN+A=fvco/f，选取双模变模分频比为32/33，所以P=32，根据目标频率fvco和频率间隔f，可以通

9、过编程求取N、A，假设固定频率间隔为2kHz，那么R为2048。经过调试获得了一系列合成频率分量，到达了设计要求。1.1 背景随着计算机、通信、数字电视、卫星定位、雷达、导航、航空航天和遥控遥测技术的不断开展，对频率源的频率稳定度、频谱纯度、频率范围和输出频率个数的要求越来越高。为了提高频率稳定度，经常采用晶体振荡器等方法来解决，但它不能满足频率个数多的要求，因此，目前大量采用频率合成技术。通过对频率进行加、减、乘、除运算，可从一高稳定度和高准确度的标准频率源，产生大量的具有同一稳定度和准确度的不同频率。因此，频率合成器是从一个或多个参考频率中产生多种频率的器件，它是现代电子系统必不可少的关键

10、电路1-7。在微处理器、视频图像处理等大规模数字系统中，此频率的信号可用作的系统时钟和同步时钟，在通信系统的基带取样电路中，需要频率合成器提供精确的时钟，在通信系统的模拟前端电路中，频率合成器产生的信号可作为各种收发射机本地振荡信号，还可以完成调制、调解、载波和时钟恢复等功能。正是由于频率合成器的广泛应用于当代开展最快的高尖端信息产业，因此，频率合成器也得到了开展较快，形成了完善的系列品种，市场需求也特别大。 本论文设计的频率合成器主要产生用于大规模数字视频图像处理系统中所需的多种频率源，即系统时钟和传输的倍频同步时钟。频率源的性能指标直接关系到整个系统的性能：如时钟的误差和不确定性。为了保证

11、系统的优良性能，对时钟的性能要求主要有以下两个方面：抖动和寄生信号。抖动是指在时域中时钟边沿的随机波动，在频率域中称为相位噪声。它主要由于频率合成器中有源和无源器件的热噪声和1/f 噪声造成的。而寄生信号是由于系统中其它局部电路产生的干扰信号。另外，电源和衬底噪声也会引起频率和相位的偏移。为了减小这些噪声源，从频率合成器系统模型、电路结构以及幅员设计等方面，优化频率合成器的性能是本工作的目的。在频率合成器中，压控振荡器的性能对整个频率合成器的性能起着关键性的作用，所以，设计一个低噪声压控振荡器可以优化整个系统的性能。这种情况一般是用外接谐振回路，如变容二极管的LC 谐振回路具有非常高的Q 值，

12、可减小噪声。然而，减少外接数目，提高集成度是现代集成电路的开展趋势。采用新的设计技术和电路结构来改善压控振荡器的性能越来越受到关注。全集成、低本钱的环型压控振荡器的研究是目前的热点，也是本论文的重点工作。频率合成器的技术复杂度很高，经历了直接合成模拟式频率合成器、锁相环频频率合成器、直接数字频率合成器三个开展阶段3-5。目前，在各种电子系统中使用的频率合成器普遍采用锁相环频率合成器，通过编程数字控制，可获得不同的频点。锁相环频率合成器包含滤波器、可控分频器、鉴相器、压控振荡器及前置分频器等功能单元。频率合成器的最终开展方向是锁相式频率合成器、双环或多环锁相式频率合成器、DDS 频率合成器，以及

13、PLL 加DDS混合式频率合成器。因此，锁相式频率合成器和直接数字式频率合成器受到各界关注，并得到迅猛开展。1.2 锁相环频率合成器的开展动态及意义锁相环频率合成器的核心单元是锁相环路Phase Locked Loop-PLL。1932 年，H.de Bellescize 提出同步检波理论3，首次公开发表了对锁相环路的描述，但并未引起重视。1947 年，锁相环路第一次应用于电视接收机水平和垂直扫描的同步，从此锁相环开始得到了应用。由于技术上的复杂性以及较高的本钱，锁相环的应用领域主要在航天，以及性能要求较高的精密测量仪器和通信设备方面。到了70 年代，随着集成电路技术的开展，逐渐出现了集成的环

14、路部件，通用单片集成锁相环路以及多种专用集成锁相环路，锁相环路逐渐变成了一个本钱低，使用简便的多功能组件，这就为锁相技术在更为广阔的领域应用提供了条件。至今，普遍应用锁相技术的主要有频率合成，调制解调，电视机彩色副载波提取，FM 立体声解码等等3-7。目前，CMOS 集成锁相环频率合成器的研究趋势是频率更高、系统功能更强、制作工艺更先进、集成度更高、本钱更低、功耗更低。双环或多环锁相式频率合成器。表1.1 总结了锁相环频率合成器研究领域近年来的开展情况。表 1.1 近年来CMOS 锁相环频率合成器的回忆来源频率范围相位噪声结构工艺电源电压功耗集成度 8-97dBc/Hz 1MHz双环CMOS全

15、集成 9-100dBc/Hz 1MHz单环 CMOS 3V 60mW全集成10-114dBc/Hz5MHz-100dBc/Hz5MHz单环 CMOS 2V 80mW全集成11 5GHz-116dBc/Hz 10MHz单环 CMOS全集成12 900MHz 100kHz单环 CMOS 1V 片外 VCO13 5GHz-101dBc/Hz 1MHz单环 CMOS1.5V(模拟)2V(数字) 25mW全集成14-106dBc/Hz 100kHz-104dBc/Hz 100kHz单环 CMOS 3V 60mW全集成15 900MHz 600kHz双环 CMOS 2V 34mW全集成16-110dBc/

16、Hz 10MHz-100dBc/Hz 10MHz单环CMOS 47mW全集成 频率合成器的产品在国外已经开展得比拟成熟，形成了各种类型的锁相环整数频率合成器，满足了通信、数字电视等领域的需要，形成了巨大的频率合成器市场。频率合成器已经与大规模数字系统集成在一起，形成了数字信号处理、频率合成器于一体的SOC 芯片。生产频率合成器的厂商主要有美国的国家半导体公司、Peregrine 公司、AD 公司、摩托罗拉公司、Qualcomm 公司、加拿大的Zarlink 公司、日本的三菱公司、富士通公司、荷兰的飞利浦公司等。美国Peregrine 公司生产的锁相环整数频率合成器PE3236 工作频率在2.2

17、GHz 以上，工作电压为3V。国家半导体公司生产的锁相环整数频率合成器LMX2347 采用BiCMOS 半导体工艺技术制造，工作频率达，电源电压为，功耗电流仅为。Zarlink 公司生产的频率合成器产品SP 系列，其工作频率为5003000MHz。美国AD 公司生产的频率合成器系列产品工作频率为5006000MHz。日本富士通公司生产的锁相式整数频率合成器产品，其工作频率为906000MHz。 在国内，频率合成器主要应用在数字电视、频率源、通信等领域，仅就数字电视而言，国内市场就十分巨大。由于我国数字电视业快速开展，数字电视IC 芯片需求开展很快。但是，由于频率合成器的技术难度大，该类产品几乎

18、全部依赖从国外进口。国内研究生产频率合成器的单位不多，国内巨大的频率合成器市场被国外产品所垄断。国内开发频率合成器的单位主要有无锡华润微电子公司、中电科技集团公司24 所。华润微电子公司生产的锁相环频率合成器CSCI145151 可替换美国摩托罗拉公司的MC145151 产品，具有低功耗，电压范围宽等特点，属于中低档频率合成器产品。中电科技集团公司24 所自主开发的SB3236 锁相式频率合成器，其性能与美国Peregrine 公司同类产品PE3236 一致，属中高档锁相式频率合成器。 另外，超高速分频器是构成锁相环频率合成器必不可少的关键电路，它广泛应用于数字电视、通信、航空航天、遥控遥测以

19、及高速仪器仪表等采用频率合成技术的领域。但是，从全球来看，随着小型化系统化应用的开展，单独的分频器的开展速度放慢，市场需求量减少，而对系统集成的频率合成器的需求迅速增加，由于应用与市场的牵引，相应的锁相环频率合成器的开展很迅速，品种逐渐增多，价格逐渐降低。国内市场对锁相式频率合成器的需求很大，许多原来采用分频器的厂商大多转向使用频率合成器来设计整机系统。这是开拓锁相环频率合成器市场的巨大商机。2. 锁相频率合成器的硬件设计2.1 锁相环根本原理锁相环PLL是一个相位跟踪系统。图2-1显示了最根本的锁相环方框图。它包括三个根本部件，鉴相器PD 环路滤波器LPF和压控振荡器VCOAT89C51PD

20、MB1504LPFRC滤波VCOMAX2620Ur(t)控制信号Ud(t)Uc(t)Uo(t)fvco图2- 1 根本的锁相环方框图设参考信号 1式中 ur为参考信号的幅度 r为参考信号的载波角频率 r(t)为参考信号以其载波相位rt为参考时的瞬时相位 假设参考信号是未调载波时，那么r(t)= 1=常数。设输出信号为 2式中 Uo为输出信号的振幅 o为压控振荡器的自由振荡角频率 o (t)为参考信号以其载波相位ot为参考时的瞬时相位, 在VCO未受控制前他是常数，受控之后他是时间函数。那么两信号之间的瞬时相位差为 3由频率和相位之间的关系可得两信号之间的瞬时频差为 4鉴相器是相位比拟器，他把输

21、出信号uo(t)和参考信号ur(t)的相位进行比拟，产生对应于两信号相位差e (t)的误差电压ud(t)。环路滤波器的作用是滤除误差电压ud(t)中的高频成分和噪声，以保证环路所要求的性能，提高系统的稳定性。压控振荡器受控制电压uc(t)的控制，uc(t)使压控振荡器的频率向参考信号的频率靠近，于是两者频率之差越来越小，直至频差消除而被锁定。因此，锁相环的工作原理可简述如下：首先鉴相器把输出信号uo(t)和参考信号ur(t)的相位进行比拟，产生一个反响两信号的相位差e (t)大小的误差电压ud(t)，ud(t)经过环路滤波器的过滤得到控制电压uc(t)。uc(t)调整VCO的频率向参考信号的频

22、率靠拢，直至最后两者频率相等而相位同步实现锁定锁定后两信号之间的相位差表现为一固定的稳态值。即 5 此时，输出信号的频率已偏离了原来的自由频率o控制电压uc(t)=0时的频率，其偏移量由式4和式5得到为 6 这时输出信号的工作频率已变为 7由此可见，通过过锁相环路的相位跟踪作用，最终可以实现输出信号与参考信号同步，两者之间不存在频差而只存在很小稳态相差。(1). 鉴相器鉴相器(PD)又称相位比拟器，它是用来比拟两个输出信号之间的相位差e (t)。鉴相器输出的误差信号ud(t)是相差e (t)的函数。 它具有以下特点：环路的相位锁定性能具有理想二阶环的特性。输出纹波小。 具有鉴频鉴相的功能，鉴相

23、范围宽，捕捉带等于同步带。便于集成，调整方便，性能可靠。鉴相器按其鉴相特性分为正弦型，三角形和锯齿波形。作为原理分析，通常使用正弦型，较为典型的正弦鉴相器可用模拟乘法器与低通滤波器的串接构成。以下图是正弦鉴相器的数学模型和鉴相特性。图2-2 正弦鉴相器的数学模型 图2-3 正弦鉴相器的鉴相特性(2).环路滤波器 环路滤波器LF是一个线性低通滤波器，用来滤除误差电压ud(t)中的高频分量和噪声，更重要的是它对环路参数调整起到决定性作用。环路滤波器由线性原件电阻、电容、和运算放大器组成。它是一个线性系统。 常用的环路滤波器有RC积分滤波器、无源比例积分滤波器和有源积分滤波器三种。下面以介绍有源比例

24、积分滤波器为主有源比例积分滤波器有源比例积分滤波器由运算放大器组成。当运放器开环电压增益A为有限值时，他的传递函数为8式中 =(R1+AR1+R2)C;2=R2C。由图2-4可见，它也具有低通特性与比例作用。相频特性也有超前校正的作用。图2-4 有源比例积分滤波器及其特性(3).压控振荡器压控振荡器VCO是一个电压-频率变换器，再换路政作为被控振荡器，它的振荡频率应随输入控制电压uc(t)的线性的变化，即 9式中v(t)是VCO的瞬时角频率，K0是线性特性斜率，表示单位控制电压，可使VCO角频率变化的数值。因此又称为VCO的控制灵敏度与增益系数，单位为rad/s*v.在锁相环路中，VCO的输出

25、对鉴相器起作用的不是瞬时角频率，而是瞬时相位，即 10 11由此可见，VCO在锁相环中起了一次积分作用，因此也称他为环路中的固有积分环节。上式就是压控振荡器相位控制的模型，假设对上式进行拉氏变换，可得到在复频域的表示式为 (12)VCO 的传递函数为 以下图为VCO的复频域的数学模型。在现实中往往会出现不同的问题遥控振荡器也有如噪声方面：压控振荡器的噪声主要了来源两个方面：外界的环境噪声和器件内部的电子噪声。环境噪声包括电源噪声和衬底噪声。而器件的内部的噪声包括热噪声和闪烁噪声，由于热噪声和闪烁噪声来源于电子器件，所以通过减少元件数目，简化电路结构，可抑制热噪声和闪烁噪声。电源和衬底噪声是属于

26、相关噪声源，利用这种相关性，通过电路和幅员的规那么性、对称性以及相同的负载等措施，可抑制电源和衬底噪声。对于环形压控振荡器主要有两种类型：由差分延迟单元组成的差分环形VCO 和由单端反相器延迟单元组成的单端环形VCO。差分延迟单元组成的差分环形VCO由于采用了差分结构，具有对称性，对环境噪声有较强的抑制能力，但和反相器延迟单元组成的单端环形VCO 相比，差分结构的延迟单元电路复杂，元件多，这样会导致热噪声和闪烁噪声。而反相器延迟单元组成的单端环形VCO，电路结构简单，内部器件少，因此，单端环形VCO 对器件内部热噪声和闪烁噪声的抑制能力较强。但是由于它不存在对称的差分结构，易受环境噪声的干扰。

27、 (4).VCO的主要性能指标VCO的性能指标主要包括:频率调谐范围，输出功率，(长期及短期)频率稳定度，相位噪声，频谱纯度，电调速度，推频系数，频率牵引等。 频率调谐范围是VCO的主要指标之一，与谐振器及电路的拓扑结构有关。通常，调谐范围越大，谐振器的Q值越小，谐振器的Q值与振荡器的相位噪声有关，Q值越小，相位噪声性能越差。 振荡器的频率稳定度包括长期稳定度和短期稳定度，它们各自又分别包括幅度稳定度和相位稳定度。长期相位稳定度和短期幅度稳定度在振荡器中通常不考虑;长期幅度稳定度主要受环境温度影响，短期相位稳定度主要指相位噪声。在各种高性能、宽动态范围的频率变换中，相位噪声是一个主要限制因素。

28、在数字通信系统中，载波信号的相位噪声还要影响载波跟踪精度。 其它的指标中，振荡器的频谱纯度表示了输出中对谐波和杂波的抑制能力；推频系数表示了由于电源电压变化而引起的振荡频率的变化；频率牵引那么表示了负载的变化对振荡频率的影响；电调速度表示了振荡频率随调谐电压变化快慢的能力。 在压控振荡器的各项指标中，频率调谐范围和输出功率是衡量振荡器的初级指标，其余各项指标依据具体应用背景不向而有所侧重。例如，在作为频率合成器的一局部时，对VCO的要求，可概括为一下几方面:应满足较高的相位噪声要求；要有极快的调谐速度，频温特性和频漂性能要好；功率平坦度好；电磁兼容性好。2.2 频率合成器总体设计方案锁相频率合

29、成器是基于锁相环路的同步原理，由一个高准度、高稳定度的参考晶体振荡器，合成出许多离散频率。即将某一基准频率经过锁相环PLL的作用，产生需要的频率。原理框图如图2-5所示。图2-5 频率合成器的原理框图由图2-1可知，晶体振荡器的频率fi经M固定分频后得到步进参考频率fREF ，将fREF信号作为鉴相器的基准与N分频器的输出进行比拟，鉴相器的输出Ud正比与两路输入信号的相位差，Ud经环路滤波器得到一个平均电压Uc ，控制压控振荡器VCO频率fo的变化，使鉴相器的两路输入信号相位差不断减小，直到鉴相器的输出为零或为某一直流电平，这时称为锁定。锁定后的频率为fo/N 即fREF。当预置分频数N变化时

30、，输出信号频率fo随着发生变化。锁相环中的滤波器时间常数决定了跟随输入信号的速度，同时也限制了锁相环的捕捉范围。锁相环频率合成器有四种根本工作区域如图2-6 所示，它们分别是捕获带pull-inrange、快捕带(lock range)、 同步带hold range和失锁带(pull-out range)，这四个区域描述了锁相环的动态和静态特性。当PLL 频率合成器失锁时，环路处于动态；当PLL 频率合成器锁定时，环路处于静态。捕获带pull-in range，PI，描述PLL频率合成器初始状态没有锁定，但只要在捕获带内，通过环路捕获过程，环路总能够锁定。即只要输入参考信号的频率在0 PI ,

31、 0 +PI 的范围内，PLL 频率合成器的输出信号即可跟踪输入参考信号。如果输入参考信号的频率不在0 PI, 0 + PI 的范围内，PLL 频率合成器的输出信号不能跟踪输入参考信号，环路永远处于失锁状态。在捕获带内，捕获的过程可能是缓慢的，然而，如果输入参考信号的频率在捕获带0 PI, 0 + PI 的子集0 L, 0 + L 范围内，环路捕获锁定的速度较快，我们称这个子集为快捕带lock range，L 。当参考信号的频率处于快捕带时，环路的捕获过程不经过周期跳跃就能入锁。一般情况，设计的环路的频率范围严格限制在快捕带的范围内。图2-6 PLL 频率合成器工作区域捕获带和快捕带描述了PL

32、L 频率合成器处于动态捕获的模式。同步带hold range，H ，描述了PLL频率合成器处于静态锁定的模式。在初始为锁定的情况下，只要输入参考信号的频率在同步带0 H, 0 + H 范围内缓慢的变化， PLL 频率合成器能够保持相位跟踪的锁定状态。但是，如果输入参考信号的频率变化超出了同步带0 H, 0 + H 的范围内，环路将失锁。失锁带(pull-out range)，PO 描述PLL 频率合成器对于稳定工作状态的动态限制。环路初始处于锁定状态，当输入信号的频率发生阶跃变化的幅度在失锁带0 PO, 0 + PO 的范围之内，环路能够保持锁定。然而，当输入信号的频率发生阶跃变化的幅度超出失

33、锁带0 PO, 0 + PO 的范围，环路不能保持锁定，输出信号无法跟踪输入参考信号。当然，通过缓慢的捕获过程，环路可再次入锁定，描述PLL 频率合成器对于稳定工作状态的动态限制。环路初始处于锁定状态，当输入信号的频率发生阶跃变化的幅度在失。2.3 频率合成器及其技术指标频率合成一个或少量的高准确度高稳定的标准频率作为参考频率,由此导出多个或大量的输出频率.这些输出频率的准确度和稳定度与参考频率是一致的,频率合成器就是用来产生这些频率的部件.应用于不同场合的频率合成器会有不同的性能要求。但对于绝大多数应用场合，以下参数能表现PLL 频率合成器的性能：频率范围、频率分辨率、捕获时间、频谱纯度。2

34、.3.1 频率范围PLL 频率合成器的频率范围是由控制压控振荡器Voltage-controlled oscillator-VCO的控制电压的范围决定的。目前，PLL 频率合成器中广泛应用的VCO 有：环型振荡器和LC 谐振回路振荡器两种。对于环型VCO，有很宽的频率范围，但由于受每个反相器延迟时间的限制，频率不可能到达很高。而对于LC 谐振回路压控振荡器获得宽的频率范围是困难的，但可到达很高的频率。2.3.2 频率分辨率频率合成器输出的频率是一系列离散频率。频率分辨率是指两个相临频率的最小间隔。因为在锁定条件下，压控振荡器的输出频率f VCO =(N/M)*fref，所以频率分辨率为参考频率

35、最小分频比min(N/M)的倍数。这意味着给定频率分辨率的情况下，min(N/M)越小那么需要更高频的输入参考频率。为了获得大的环路带宽、快的捕获时间和良好的相噪性能，输入参考频率越大越好，因此，较小的分频比min(N/M)被广泛的应用。2.3.3 捕获时间PLL 频率合成器的捕获时间是指上电到环路锁定或从一个频率点锁定到另一个频率点所需要的时间。决定捕获时间的关键因素是环路带宽，环路带宽越大，捕获时间越短。然而，环路带宽不能无限制的增大，原因如下：首先，为了保证环路稳定性，环路带宽应为鉴频鉴相器输入参考信号的1/10。其次，在有些应用场合，为了保证低噪声输出，环路带宽应尽量小。2.3.4 频

36、谱纯度当环路锁定时，频率合成器应该输出稳定严格的周期波形，但实际中电路中存在各种非理想因素，导致输出波形存在相位噪声和幅度噪声。相位噪声在时域中称为抖动，是指波形的过零点围绕理想值随机波动，即相位的随机变化。在频域中，那么表现为频率的变化。如图2-3a所示。相噪或抖动是一个表述PLL 频率合成器频谱纯度的重要参数。引起PLL 频率合成器相位噪声的主要原因有两个：输入参考信号和压控振荡器。如果输入参考信号是由晶体振荡器产生，那么VCO 是导致相噪的主要原因图2-7 频域和时域中的噪声表示另外一个频谱纯度的参数是幅度噪声，它在频域和时域中的噪声表现如图2-3(b)。显然，频谱图中，中心频率两边产生

37、了大量的旁频。导致这些干扰信号的主要原因是控制电压上的纹波，许多电路中的非理想因素会引起控制电压的纹波，如鉴频鉴相器的死区、电荷泵电流的不匹配和滤波器与电荷泵间的电荷分配等。通过减小环路滤波器的截止频率可抑制这些干扰噪声，这将导致环路带宽的减小，增加捕获时间。当然，减小带宽也能抑制相位噪声。2.4 VCO电路设计(MAX2620) MAXIM公司的MAX2620是一种使用极其方便的振荡器芯片, 它的内部组成原理示意图图2-8所示。BLASSUPPLVVC1VVC2OUTGNDSHDNFDBKTNAKOUT图2-8 MAX2620的内部组成原理图 +5.25 V之间。由于芯片内部设有偏置电路以稳

38、定其工作点, 因而受电源波动的影响较小。MAX2620内部所并具有的电源关断能力可由SHDN端控制。两个互补输出(即OUT和OUT) 可构成两个单端输出或一个差分输出。由于芯片采用是集电极开路输出, 输出端需要上拉到VCC, 设计时可以用电感或电阻来上拉。但是对于差分输出, 两端均应采用相同的方式。对于50的负载, 在用电感上拉时, 单端输出电平可达- 6 dBm (峰- 峰电压为320 mV); 而用电阻上拉时, 其输出可达- 10 dBm (200 mV)。本设计中的MAX2620的两路输出中, 一路输出到MB1504供鉴频鉴相使用, 为使稳定性更好, 此路用电阻上拉; 而另一路输出那么经

39、过缓冲放大, 作为时钟输出, 为了使其输出功率更大, 该路用电感上拉。MAX2620需要外接RF谐振回路以构成VCO电路, 其电路如图2-9所示。此电路是一个典型的Colpitts电容反响式振荡器。谐振回路在图2-9的左方, 并经过2、3脚接入,主要包括电容C3、C4、C5和C17、谐振电感L1和变容二极管Cvar, 调谐电压经过电阻R2接入。SHDN端用三针跳针分别接到Vcc和地, 可用于控制电源的关断, 以在调试中方便的判断谐振回路是否起振。变容管可通过C17接入谐振回路。C17值取为33 pF。经过C17后, 谐振回路的等效Q将升高数倍。因此, 即便采用廉价的Q和较低的变容管,也可设计出

40、Q较高的谐振回路。 图2-9 MAX2620和外接谐振回路构成的VCO电路谐振回路电感采用外表贴式谐振电感, 该电感具有辐射干扰小、受分布电容影响小、调试方便等特点。电感值选为180 nH, 当谐振频率范围为8088 MHz时, 其中心频率为84 MHz。由谐振公式可得出谐振回路的总电容CO=19.94 pF。经过调试, VCO电路的具体元件参数如下:R2为20 k, 谐振电感L1为180 nH, C3为39pF, C4选18 pF, C5选10 pF, 输出端OUT上拉电感L2选180 nH, 输出端上拉电阻R4可选50 。2.5 集成锁相环电路设计MB1504随着数字技术的飞速开展, 用数

41、字控制方法从一个参考频率源产生多种频率的技术, 即直接数字频率合成(DDS)技术异军突起。日本富士通公司的大规模集成数字锁相频率合成器MB1504便是采用DDS技术的典型产品之一。MB1504采用CMOS工艺, 是一种具有吞除脉冲功能的单片串行集成锁相频率合成器芯片。MB1504 系列包含内部振荡器、参考分频器、可编程分频器、鉴相器、锁存器、移位存放器、双模高速前置分频器和一位控制锁存器等主要部件。只需外接环路滤波器、压控振荡器、单片微处理器等电路即可构成一个完整频率合成器。MB1504具有以下特点：u 高工作频率：fIN MAX=520MHz(VINMIN=0.20VP-P)u 内置分频器u

42、 低电源电压： 2.7V-5.5V(典型值3.0V)u 低功耗： 30mW(3.0V,520MHz工作时)u 串行输入1 8 位可编程分频器包括：u 二进制7 位吞除计数器( 分频比：0 到127)u 二进制1 1 位可编程计数器( 分频比：1 6到2047)u 串行输入15位可编程的参考分频器包括：u 二进制1 4 位可编程的参考计数器( 分频比：8到16383)u 1 位开关计数器设置的分频器u 2 种类型的相位检测器输出片上充电( 双极型)u 充电泵的外部输出u 工作温度范围宽：-408 5 MB1504系列的封装有两种：直插式和贴片式。其引脚排列及功能如图2-10 所示。图2-10 M

43、B1504芯片引脚图u 1 、2 脚为振荡器 OSC 的接入端，可接振荡晶体或作外标频信号输入端；u 3 脚 VP 为充电泵电源工作电压输入端；u 4 脚 VCC 为芯片工作电源端 , 比拟器电压；u 5 脚 DO 为充电泵源输出端，相位比拟器输出；u 6 脚 GND 为芯片地；u 7 脚 LD 为锁定指示端，环路锁定时， LD 为高电平，失锁时， LD 为低电平；u 8 脚 fin 为前置分频器输入端，也就是环路 VCO 信号输出端；u 9 脚 Clock 为时钟输入端，上升沿有效，时钟信号；u 10 脚 Data 为串行编程数据入口；u 11 脚 LE 为负载使能输入端内置上拉电阻，当 L

44、E 为高时 , 数据被传送到相应的锁存器，使能端；u 12 脚 FC 为充电泵源输出特性设置端，当 FC 为低时，可倒置充电泵源及相位比拟器的特性，基准分频器分频比选择；u 13 脚 fr 为参考分频器输出信号端，基准频率；u 14 脚 fP 为可编程分频器输出信号端，环路锁定时， fP 应与 fr 相等，比拟频率；u 15 脚 P 和 16 脚 r 为鉴相器输出，相位检波器双端输出MB1504的原理框图如图2-11所示。该芯片内含一个14位可编程参考分频器、一个分频比可选择(32或64) 的双模前置分频器和一个18位的可变分频器(由7位的吞脉冲计数器和11位的可编程计数器组成), 另外还包含

45、一个鉴相器、一个电荷泵和两个移位存放器和锁存器(图中未画出)。晶体14位参考分频器R7位吞脉冲计数器A与门11位可编程计数器NVCOLPF鉴相器双模前置分频器P f ous fr f vco 模式控制 fo图2-11 MB1504的工作原理框图MB1504中双模前置分频器的两种分频比可由模式控制信号决定。当模式控制信号为高电平时, 分频比为P+1, 当模式控制信号为低电平时, 分频比为P。双模前置分频器的输出可同时驱动11位可编程计数器和7位吞脉冲计数器, 它们的初值分别为N和A, 可进行减计数。在吞脉冲计数器和可编程计数器未计数到零时, 模式控制为高电平, 双模前置分频器的输出频率为fvco

46、/(P+1)。当输入A (P+1) 个脉冲周期后, 吞脉冲计数器计数到达零, 模式控制电平将变为低电平, 同时使吞脉冲计数器停止计数。此时, 可编程计数器离预置数还有N- A的数值。由于这时模式控制电平为低, 分频比为P, 因此, 双模前置分频器的输出频率为fvco/P。之后, 再经过N- A个计数周期后, 可编程计数器计数也到达零, 此时可输出低电平将两个可编程分频器重新预置为N和A,同时将模式控制恢复为高电平, 并向鉴相器输出比相脉冲。当比相脉冲频率f与参考频率fr存在频差时, 鉴相器处于鉴频工作方式。此时无论频差大小, 系统都输出较大的电压; 而当比相脉冲频率f与参考频率fr相等时, 鉴

47、相器转为鉴相工作方式。这种鉴频- 鉴相工作方式扩大了环路的快捕带, 缩短了频率牵引过程, 从而使环路快速进入相位锁定区, 最终实现快捕锁定。图2-12 MB1504的硬件电路图2.6 单片机控制电路设计2.6.1 单片机最小硬件系统本文选用的是AT89S51单片机，其最小硬件系统如图2-13所示。主要包含四个局部：电源电路、时钟电路、复位电路和存储器选择功能。电阻R2和电容C3构成微分电路，与单片机的复位引脚RST相接，实现单片机的上电自动复位。电容C32、C33和晶振6MHz与单片机的XTAL1、XTAL2引脚相连接，提供6MHz的振荡时钟。单片机的20脚接地，40脚接+5V电源。31脚EA

48、接高电平，表示单片机使用的是内部存储器，不能进行外部ROM或RAM的扩展。图2-13 单片机最小硬件系统2.6.2 MB1504控制电路由于本设计要求实现的控制功能较为简单，采用功能比拟简单的AT89C51就可以实现。MB1504可通过9脚(CLOCK)、10脚(Data) 和11脚(LE) 分别与单片机AT89C51的P1.2、P1.1、P1.0 相连, 其连接电路如上图2-12、2-13 所示。其中，CLOCK为时钟信号输入端，DATA为数据信号输入端，LE为数据锁存使能信号输入端。信号是串行输入的, 即每输入一个时钟脉冲到CLOCK脚,就有一位数据从DATA脚送入MB1504芯片内的移位

49、存放器, 并由LE信号控制锁存。显示电路是采用MAX7219显示驱动芯片。MAX7219是美国MAXIM(美信)公司推出的多位LED显示驱动器, 采用3 线串行接口传送数据, 可直接与单片机接口相连。3. 软件设计3.1 MB1504数据输入设计图3-1所示为MB1504的数据输入格式。当LE为高电平时, 储存在移位存放器内的数据被锁存到相应的锁存器中。而当C为高电平时, 锁存到15位的锁存器的设置为14位可编程参考分频器中的预置数R和前置分频器的1位分频比SW; 当C为低电平时, 锁存到18位的锁存器中的设置那么为11位可编程计数器中的预置数N和7位吞脉冲计数器中的预置数A。C S1 S2

50、S3 S4 S5 S6 S7 S8 S9 S10 S11 S12 S13 S14 SWC S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 S11 S12 S13 S14 S15 S16 S17 S18参考计数器分频比R第1位可编程计数器分频比N最后一位吞脉冲计数器分频比A图3-1 MB1504的数据输入格式根据MB1504的工作原理, 锁相环的输出频率fvco的计算公式为：fvco= (PN+A) fosc/R (NA)式中, fosc为外接晶体振荡器输入参考频率；P为前置分频器的分频比(由位SW决定), 当SW为高时, P为32; 当SW为低时, P为64; N为11位可编程计

51、数器中的预置数(范围从16 2047); A为7位吞脉冲计数器中的预置数(范围从063);R为14位可编程参考分频器中的预置数(范围从816383)。本设计中, 频率合成器的频率范围fout为8088 MHz, 频率间隔f为2 kHz 。参考振荡器的振荡频率fosc为4.096 MHz, 参考频率fr等于合成器频率间隔f (2 kHz), 所以参考分频比R为: R=fosc/fr=2048, 中心频率为84 MHz的分频比(PN+A=fout/f) 为42000。这里采用的前置分频比模式为32/33, 即P=32, 并由此可得: N=1312, A=16。这样, 改变N和A, 即可改变输出频率

52、, 而改变N、R, 那么可改变输出频率和频率间隔。MB1504的串行数据输入时序如图3-2所示。在每个Clock的上升沿传送一位数据，先发送控制位C，当C=1时传送S1-S14的是14位可编程参考分频器中的预置数R和前置分频器的1位分频比SW，一共是16位数据；当C=0时，传送的是11位可编程计数器中的预置数N和7位吞脉冲计数器中的预置数A，共计19位数据。在传送数据时，锁存信号LE=0，只有当一帧数据16位或19位传送结束时，LE才置为高电平，将数据锁存在MB1504的锁存器中。图3-2 MB1504串行数据输入时序图3.2 程序流程设计系统软件的设计原那么是便于使用和控制，实现直接键入目标

53、频率值，通过软件来控制频率合成器的分频比，并将合成的频率值显示出来。软件由主程序、显示子程序、键盘扫描子程序、数制转换子程序，计算分频比子程序和串行数据传送子程序组成。主程序的功能是：系统初始化；接收按键并做初步处理；调用各个子程序。程序流程如图3-3所示。各子程序功能如下：(1)键盘扫描子程序。P0端口作为输出口，输出扫描信号，P3口作为输入口，把P3口值送累加器A，把A反相并屏蔽其高四位。主程序通过调用该子程序，可判断是否有键按下，有那么消抖并判断键号，否那么返回等待。(2)显示子程序。首先由代码转换程序将由键盘输入的数值转换为数码管上显示的字符的相应代码。然后使数码管以动态扫描方式显示，

54、对所扫描的数码管逐个轮流选通一定时间，并送以相应显示代码。这样既节省驱动电路，又节省电流。(3)数制转换子程序。由键盘输入的数据按照BCD码的方式存在存放器R5R6R7中，将其取出先转换为十进制数，在转换为二进制数，结果保存在R1R2R3中，R1为高位字节。(4)计算分频比子程序。因为分频比D=32N+A，保存在R1、R2、R3中的二进制数即为D，所以将其除以32，得到商即为N，余数即为A。此程序为24位整数除以8位整数的子程序，将除数32保存在R4中，程序运行完后，商保存在R2、R3中，余数保存在R1中。开始显示初始字符HELLO置数据缓冲区首址调用读键盘子程序是否按下确认键将键盘输入的数据

55、存入R5R6R7中调用数制转换子程序调用显示子程序N调用串行数据传送子程序调用计算分频比子程序Y图3-3 程序流程图 (5)串行数据传送子程序。由于单片机中专用的串行通信口是按照每次8位数据传送的，但此程序中需要传送的是19位串行码，所以不采用单片机中专用的串行通信口，而是通过编程利用软件来模拟串行口进行串行数据传送。关键程序如下：RLC A；需要传送的数据保存在累加器A中MOV P1.0, C；数据送数据线SETB P1.1；产生同步时钟CLR P1.1每向P1.0传送一位数据，就在P1.1口同步产生时钟信号，来配合锁相频率合成芯片MAX2620接收数据的要求。利用循环程序控制次数，就可以将

56、保存在R2R3中的商和保存在R1中的余数传送给MAX2620。传送完毕后再利用程序产生一上升沿给MAX2620的使能输入端。4 系统调试这章是对整个电路的调试，它分为对VCO调试、分频调试、环路滤波器调试以及仿真的结果。4.1 VCO调试因为VCO由PLL频率合成器来生成信号输出,所以PLL的绝大局部性能都是由它决定的。如果VCO未能正确地运作,那么许多性能参数都将受到影响。在调试阶段的初期应对VCO进行测试,以确保其提供预定的频率范围、增益和输出电平。在变容二极管的两端施加一个实验室电源,这样就使得VCO调谐电压能够在期望的范围内改变。当调谐电压改变时,应在一个频率计数器或频谱分析仪上监视V

57、CO的工作频率。记录假设干调谐电压设定值条件下的VCO工作频率。利用由上述的简单测试所获得的数据,将可以对VCO能否工作于期望的频率之上做出快速评估。经过调试发现，本文设计的MAX2620构成的VCO振荡器的工作频率范围根本在80MHz88MHz之间。电抗元件的尺寸非常之小,以致于无法印上可见标签。这就意味着VCO当中的元件的最为容易的测试方法是采用数值的元件来进行替换。由于第一块电路板的组装可能是手工完成的,因此很有可能在PCB上焊接了参数值不正确的元件。可根据需要来替换振荡回路中的元件,以使VCO频率接近期望的工作点。如果VCO处于正确的频率之上但增益误差较大,那么环路本身将发生振荡并导致

58、VCO在众多的频率上被调制。在开环条件下使用VCO数据,以验证环路增益接近您的设计目标值。如果VCO的调谐增益过高,那么变容二极管将被过于紧密地耦合至谐振电路。应确认安装了正确的变容二极管。将变容二极管耦合至振荡回路的电容器图2-2-2中的C3、C4和C5可能数值过大。反过来,如果VCO调谐增益较低,那么或许需要增大C3、C4和C5的数值。4.2 分频器调试PLL设计往往会无视数字分频器的规格。分频器的工作状况一般是良好的,但由于不能始终保持这种良好的工作状态,因此PLL有时无法获得预期的工作性能。所有的分频器都具有针对最大输入频率FMAX和最小输入电平的规格。在一个无视了FMAX规格的设计中,分频器将“丧失脉冲。闭环随后将检测出VCO的频率过低并使调谐电压进一步走高。分频器将丧失更多的脉冲,而且,环路将试图把VCO提升至一个更高的频率上。环路将进入一个“闭锁状态,此时,VCO调谐电压被保持在正电源电压上。这里,在工作上容易使人产生误解的问题是反响分频器不仅必须对VCO的预期输出进行分频