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1、*大学实 验 报 告 实验名称 数字电子钟设计 课程名称 电工电子实习 专业班级： 学生姓名： STT 学 号： 成 绩：指导教师： 实验日期： 一、实验目的及要求 【实验目的】u 训练综合运用学过的数字电子、可编程逻辑器件等根本知识，培养独立设计比拟复杂的数字逻辑的能力。u 力争掌握使用EDA电子设计自动化工具设计数字逻辑的方法，包括设计输入、编译、软件仿真、下载和硬件仿真等全过程。 【实验要求】u 必做局部：设计一个数字电子时钟，从00时00分00秒计时到23时59分59秒，时间在6个七段LED数码管上显示。用MAX+PLUSII设计相关电路，进行相关的软件仿真，并下载到实验板上进行硬件仿
2、真；u 选作局部：电子钟实现校时、清零和整点报时功能。采用可编程逻辑器件进行设计，在微机上进行原理图或程序的输入、编译和软件仿真，满足设计要求后，再进行下载和硬件实验。如硬件实验结果不满足要求，需要反复修改设计，直到满足要求。二、所用仪器、设备设计工作建立在硬件和软件两个平台的根底上。硬件平台是实验室提供的MCU/CPLD开发实验仪。实验仪上的可编程逻辑器件可保证在一片芯片上设计出题目要求的数字电路。软件平台是ALTERA公司的MAX+PLUSII。三、实验方法及步骤【简述74LS163】图1 74LS163芯片使能清零脉冲4位二进制输出【总体思路】u 必做局部：设计一个数字电子时钟。通过分析
3、实验要求得出：选用74LS163芯片共计6片，采用同步计数的方法来设计相关计时器同一源输入脉冲接至CLK，控制ENT使能端实现计数，秒位计时器与分位计时器均为60进制，时位计时器为24进制。 u 选作局部：电子钟实现校时、清零和整点报时功能。通过分析实验要求得出：1.控制数字电子钟分低位与时低位的使能端ENT输入将使能端的输入分两局部，一种是自然输入，一种是输入相应电平信号手动控制使能信号实现校时；2.控制数字电子钟各个位的清零端CLRN输入清零端的输入分两局部，一种为自然输入，一种是输入相应电平信号手动控制清零实现清零；3.控制验证当数字电子钟的输出为59分50秒时，与一个本电路所用的源输入
4、脉冲信号，利用与门的特性输出相应的上下电平接通蜂鸣器实现整点报时。【具体设计】u 必做局部：设计一个数字电子时钟。1. 秒位计时电路设计60进制图2 秒位计时电路秒低位计数用十进制计数器74163改装计数，由脉冲信号触发计数，9秒秒低位输出1001B时，秒低位清零；秒高位计数用六进制计数器74163改装计数，9秒时，秒高位芯片ENT输入高电平，由此触发计数，59秒秒低位输出1001B，秒高位输出0101B时，秒高位清零。如下列图2所示：2分位计时电路设计60进制分位计时电路与秒位计时电路计时原理相差无几，只在触发计数的使能信号量上有一定差异。分低位计数用十进制计数器74163改装计数，59秒时
5、触发计数，9分59秒分低位输出为1001H，秒高位输出0101B，秒低位输出1001B时，分低位清零；分高位计数用六进制计数器74163改装计数，9分59秒时，分高位芯片ENT输入高电平，由此触发计数，59分59秒分高位输出为0101B，分低位输出为1001B，秒高位输出0101B，秒低位输出1001B时，分高位清零。如下列图3所示：图3 分位计时电路3时位计时电路设计24进制时低位计数用十或四进制计数器74163改装计数，59分59秒时触发计数，9时59分59秒时低位输出为1001B，分高位输出为0101B，分低位输出为1001B，秒高位输出0101B，秒低位输出1001B，或者23时59分
6、59秒时高位输出为0010B，时低位输出为0011B，分高位输出为0101B，分低位输出为1001B，秒高位输出0101B，秒低位输出1001B时，时低位清零；时高位计数用三进制计数器74163改装计数，9时59分59秒时，时高位芯片ENT输入高电平，由此触发计数，23时59分59秒时，时高位清零。如下列图4所示：图4 时位计时电路u 选作局部：电子钟实现校时、清零和整点报时功能。1 校时电路 利用与门、或门和非门的根本特性，通过分析实验要求得出：控制数字电子钟分低位与时低位的使能端ENT输入将使能端的输入分两局部，一种是自然输入，一种是输入相应电平信号手动控制使能信号实现校时。如下列图5、6
7、所示：图5 分校对电路图6 时校对电路2 清零电路控制数字电子钟各个位的清零端CLRN输入清零端的输入分两局部，一种为自然输入，一种是输入相应电平信号手动控制清零实现清零。如下列图7所示图7中只展示了秒低位的清零，其他接于其后，原理相同，不做赘述：图7 清零电路3 整点报时电路控制验证当数字电子钟的输出为59分50秒时，与一个本电路所用的源输入脉冲信号，利用与门的特性输出相应的上下电平接通蜂鸣器实现整点报时。如下列图8所示：图8 整点报时电路【实验步骤】u 软件仿真：根据上述设计，使用MAX+PLUSII进行相关原理图的描绘、编译和波形仿真，观察数字电子时钟是否逻辑有误；u 硬件仿真：使用MA
8、X+PLUSII对所设计数字电子时钟进行管脚分配与封装参照老师所给文档，保护、数码管选通电路、硬件连线与管脚配置等具体不再赘述，下载到实验板上进行硬件仿真，观察数码管显示，在实验板上进行操作验证是否实现所设计功能。如不满足实验要求，需反复修改设计，直到满足。在实验的过程中，由于实验箱连线较少，令人感到遗憾的是硬件仿真时间不够充裕四、实验结果u 完成必做局部：数字电子时钟的设计，下载到实验板上硬件仿真实现预期设计。利用MAX+PLUSII进行仿真的波形如下列图9图13所示：图秒低位(secl)秒高位(sech)波形正确图10分低位(minl)波形正确图11分高位(minh)波形正确图12时低位(
9、hourl)波形正确图13时高位(hourh)波形正确u 完成选做局部：电子钟实现校时、清零和整点报时功能电路的设计，下载到实验板上硬件仿真根本实现预期设计。校时功能仍有优化空间【问题分析及处理】1. 实验伊始，波形仿真时观察到时钟各位数字显示不是按照09顺序显示的，而且有一定的跳变。经分析是软件设置中上下位对应关系不正确，修改后局部位显示正常；2. 1问题根底上，继续分析发现秒到分及分到时的进位逻辑有一定问题例：错误地认为秒低位已间接影响到了分低位，仅采用秒高位为5时影响分低位使能。修改后实现根本计时电路设计；3. 硬件仿真时，起初整点报时仅有一声长鸣，于是将59分50秒的输出与上源输入脉冲
10、，实现了自59分50秒每秒一鸣；4. 虽已根本到达设计初衷，但本次设计仍然不尽完备，在校位等功能上仍有待完善。五、实验总结本次实验根本到达预期目标。通过本次实验中综合运用学过的数字电子、可编程逻辑器件等根本知识，培养了我独立设计比拟复杂的数字逻辑的能力。同时，我熟悉并初步掌握了使用EDA电子设计自动化工具设计数字逻辑的方法，包括设计输入、编译、软件仿真、下载和硬件仿真等全过程。在实验的过程中，由于思维受限，自己遇到了一系列问题，幸得各位实验指导老师的悉心指导与同学们的热心帮助，实验得以顺利进行。设计是一个循序渐进的过程。电路的设计中，自己深切体会到了“欲速那么不达之理。起初，自己并未统筹全局，
11、却因局部根本模块设计的较快而洋洋自得，却无视了综合的优化完善。一次，计时电路在编译无误后却无法显示正确的波形，认为自己逻辑无误的我顿时产生了疑惑，在仔细观察后，我发现了逻辑欠缺，在秒计时电路与分计时电路的连接处仅仅注意到了本局部的使能，而忽略了衔接。找出了错误，我静下心来，先设计每一个功能模块，用软件仿真，调试每个功能模块，以实现各种功能模块的具体功能，再将各种功能模块连接起来，调试总的系统，完成总体功能的实现。电路的搭建中，我亦是意识到不能急于求成。当有了设计雏形，搭建电路便也简单，但由于自己对软件使用的不太上手，稍不留神，便错接了导线、重叠了节点，在编译时出现错误，自己构图的凌乱使得发现不妥难时不得重新来过，这极大延缓了实验的进度。在接下来的硬件仿真时，遗憾的是由于实验板导线数量有限，我只是与同学一起合作完成了硬件连线，且硬件仿真时间不够充裕，但是可喜的是在硬件仿真时既验证了根本计时电路设计的正确性，同时又发现了一些问题，诸如辅助功能校位在实现时影响到了进位，通过反复地修改，电路得以不断完善。通过本次实验，我被自主设计电路的趣味性所吸引，同时认识到了知行结合，独立实验的重要性，更是知道了闭门造车的弊端实验中，由于软件使用得不太上手，极大地影响了实验进度，幸得老师指导。本次实验结束了，但是将知识应用于实践的脚步是不可停歇的。
数字电子钟设计EDA电子电工实习报告
