通信、电子专业各大公司笔试题专业测试选读

《通信、电子专业各大公司笔试题专业测试选读》由会员分享，可在线阅读，更多相关《通信、电子专业各大公司笔试题专业测试选读（40页珍藏版）》请在装配图网上搜索。

1、模拟、数字电路1、基尔霍夫定理的内容是什么？（仕兰微电子）基尔霍夫定律包括电流定律和电压定律电流定律：在集总电路中，任何时刻，对任一节点，所有流出节点的支路电流的代数和恒等于零。电压定律：在集总电路中，任何时刻，沿任一回路，所有支路电压的代数和恒等于零。2、平板电容公式 (C= S/4 kd) 平行板电容器的电容 c 跟介电常数 成正比，跟正对面积成 s 正比 , 跟极板间的距离 d 成反比，其中式中的 k 是静电力常量。（未知）3、最基本的如三极管曲线特性。（未知）即晶体三极管的伏安特性曲线：输入特性曲线和输出特性曲线。输入特性是指三极管输入回路中，加在基极和发射极的电压 Ube 与由它所产

2、生的基极电流 I b 之间的关系。输入特性曲线如下图所示：晶体管的输入特性曲线与二极管的正向特性相似，因为b、 e间是正向偏置的PN结（放大模式下）输出特性通常是指在一定的基极电流I b 控制下，三极管的集电极与发射极之间的电压UCE同集电极电流Ic 的关系。共发射极输出特性曲线如下图所示：4、描述反馈电路的概念，列举他们的应用。（仕兰微电子）反馈，是指将电路输出量（电压或电流）的一部分或全部，按一定方式送回输入回路，以影响电路性能的一种连接方式。 反馈分为正反馈和负反馈两类。几乎所有的实用放大电路都是带负反馈的电路；至于正反馈，则多用于振荡电路中，电子振荡电路。负反馈是用来稳定放大电路的工作

3、状态的。利用负反馈可以稳定静态工作点和放大倍数，可以减小非线性失真、扩展频带，还可以改变放大器的输入阻抗和输出抗阻。5、负反馈种类 （电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈）负反馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用）（未知）6、放大电路的频率补偿的目的是什么，有哪些方法？（仕兰微电子）这是一个电子线路的问题，不同的电路或者说不同的元器件对不同频率的放大倍数是不相同的，如果输入信号不是单一频率，就会造成：（例子）高频放大的倍数大，低频放大的倍数小，结果输出的波形就产生了失真。至于方法我只记得

4、负反馈，增加通频带频率补偿目的就是减小时钟和相位差，使输入输出频率同步 . 以防频率变化衰减或失真，很多大电路里都会用到锁相环频率补偿电路。频率补偿的根本思想就是在基本电路或反馈网络中添加一些元件来改变反馈放大电路的开环频率特性 ( 主要是把高频时最小极点频率与其相近的极点频率的间距拉大), 破坏自激振荡条件 , 经保证闭环稳定工作 , 并满足要求的稳定裕度 , 实际工作中常采用的方法是在基本放大器中接入由电容或RC元件组成的补偿电路 , 来消去自激振荡 .7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。（未知）1. 可以根据 dobe 图中的幅频特性和相频特性曲线判断出电路是

5、否稳定；2. 或列出传递函数等式找出极点，如果所有极点都落在复平面的左半部，则电路稳定。8、给出一个差分运放，如何相位补偿，并画补偿后的波特图。（凹凸）差分是放大两个电压之差。一般对于两级或者多级的运放才需要补偿。一般采用密勒补偿。例如两级的全差分运放和两级的双端输入单端输出的运放，都可以采用密勒补偿，在第二级（输出级）进行补偿。区别在于：对于全差分运放，两个输出级都要进行补偿，而对于单端输出的两级运放，只要一个密勒补偿。9、基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器），优缺点，特别是广泛采用差分结构的原因。（未知）差动放大电路是构成多级直接耦合放大电路的基本单元电路。利

6、用电路在结构上的对称性，可以有效抑制由于温度变化引起晶体管参数变化造成的电路静态工作点的漂移差分放大电路对差模输入信号有放大能力，差分放大电路对共模输入信号有抑制作用10、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。（未知）Uic=( Y+Y)/2Uid=( Y+-Y-)11、画差放的两个输入管。（凹凸）12、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的运放电路。（仕兰微电子）13、用运算放大器组成一个10 倍的放大器。（未知）14、给出一个简单电路，让你分析输出电压的特性（就是个积分电路），并求输出端某点的rise/fall时间。(Infin

7、eon笔试试题)15、电阻R和电容C串联，输入电压为R和C 之间的电压，输出电压分别为C 上电压和R 上电压，要求绘制这两种电路输入电压的频谱，判断这两种电路何为高通滤波器，何为低通滤波器。当 RC初始化设置中断方式等待中断判断保护信号是否要保护（Y 继续、 N返回等待中断判断保护信号 执行保护程序结束；判断控制信号查表 输出控制信号中断返回10、简单描述一个单片机系统的主要组成模块，并说明各模块之间的数据流流向和控制流流向。简述单片机应用系统的设计原则。单片机，晶振电路，复位电路，按键输入，显示输出，寄存器，译码器单片机应用系统的基本设计原则是：可靠性高；性能价格比高；操作简便；设计周期短。

8、1. 可靠性高高可靠性是系统应用的前提，在系统设计的每一个环节，都应该将可靠性作为首要的设计准则。通常，高可靠性可从以下5 个方面进行考虑：(1) 使用可靠性高的元器件；(2) 严格安装硬件设备及电路；(3) 采取必要的抗干扰措施，以防止环境干扰( 如空间电磁辐射、强电设备启停、酸碱环境腐蚀等) 、信号串扰、电源或地线干扰等影响系统的可靠性；(4) 请专家和有经验的设计人员对系统的设计方案严格把关；(5) 作必要的冗余设计或增加自诊断功能。2. 性能价格比高单片机除体积小、功耗低等特点外，最大的优势在于高性能价格比。3. 操作简便如果所设计的产品人机交互过多，必然会给用户操作带来一定困难，也不

9、利于最大限度地降低劳动强度。4. 设计周期短只有缩短设计周期，才能有效地降低设计费用，充分发挥新系统的技术优势，及早占领市场并具有一定的竞争力。11、 PCI 总线的含义是什么？PCI 总线的主要特点是什么PCI 的英文全称为Peripheral Component Interconnect。即外部设备互联总线，是于1993 年推出的 PC局部总线标准。PCI 总线可以分为32 位总线和64 位总线两种，一般PC机使用 32位 PCI 总线，服务器和高级工作站都带有 64 位 PCI 总线。 PCI 总线的主要特点是传输速度高，目前可实现 66M的工作频率，在 64 位总线宽度下可达到突发（

10、Burst ）传输速率264MB/s，是通常ISA 总线的 300 倍，可以满足大吞吐量的外设的需求。34、 A/D 电路组成、工作原理。（未知）输入信号是模拟量, 输出信号是数字量ADC的组成与ADC的电路形式ADC电路通常由两部分组成，它们是：采样、保持电路和量化、编码电路。其中量化、编码电路是最核心的部件，任何ADC转换电路都必须包含这种电路。ADC电路的形式很多，通常可以并为两类：间接法： 它是将采样 - 保持的模拟信号先转换成与模拟量成正比的时间或频率，然后再把它转换位数字量。这种通常是采用时钟脉冲计数器，它又被称为计数器式。它的工作特点是：工作速度低，转换精度高，抗干扰能力强。直接

11、法： 通过基准电压与采样- 保持信号进行比较，从而转换位数字量。它的工作特点是：工作速度高，转换精度容易保证。4、什么是NMOS、 PMOS、 CMOS？什么是增强型、耗尽型？什么是PNP、 NPN？他们有什么差别？答： MOS场效应管即金属- 氧化物- 半导体型场效应管，英文缩写为MOSFET（Metal-Oxide-Semiconductor Field-Effect-Transistor），属于绝缘栅型。其主要特点是在金属栅极与沟道之间有一层二氧化硅绝缘层，因此具有很高的输入电阻（最高可达1015 ）。它也分N 沟道管和P 沟道管，符号如图1所示。通常是将衬底（基板）与源极S 接在一起。

12、根据导电方式的不同，MOSFET又分增强型、耗尽型。所谓增强型是指：当VGS=0时管子是呈截止状态，加上正确的 VGS后，多数载流子被吸引到栅极，从而“增强”了该区域的载流子，形成导电沟道。耗尽型则是指，当VGS=0时即形成沟道，加上正确的VGS时，能使多数载流子流出沟道，因而“耗尽”了载流子，使管子转向截止。PNP与 NPN的区别在表面上是以PN结的方向来定义的，实际上是以三极管的结构材料来区分的。 PNP是两边的棒料是镓，中间的是硅。镓是第三主族的元素，其核外为三个电子，硅是第四主族的元素，其核外有四个电子，这样在两个PN的方向上的顺序是P N N 的关系；相反 NPN是两边的材料是硅，中

13、间的是镓，形成的PN结顺序为NP N的关系。顺便说明： P 的意思是在PN结上缺少电子，以空穴为主导电的材料，也叫P型材料； N的意思是在 PN结上有多余的电子，以电子为主导电的材料，也叫N 型材料。5、同步电路和异步电路的区别是什么？（仕兰微电子）异步电路主要是组合逻辑电路，用于产生地址译码器、或的读写控制信号脉冲，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。也就是说一个时刻允许一个输入发生变化，以避免输入信号之间造成的竞争冒险。电路的稳定需要有可靠的建立时间和持时间，待下面介绍。同步电路是由时序电路 ( 寄存器和各

14、种触发器 ) 和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟，而所有的状态变化都是在时钟的上升沿( 或下降沿 ) 完成的。比如触发器，当上升延到来时，寄存器把端的电平传到输出端。在同步电路设计中一般采用D触发器，异步电路设计中一般采用Latch 。6、什么是同步逻辑和异步逻辑？（汉王笔试）同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。电路设计可分类为同步电路和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作，而异步电路不使用时钟脉冲做同步，其子系统是使用特殊的“开始”和“完成”信号使之同步。由于异步电路具有下列优点

15、 - 无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性 - 因此近年来对异步电路研究增加快速，论文发表数以倍增，而 Intel Pentium 4 处理器设计，也开始采用异步电路设计。异步电路主要是组合逻辑电路，用于产生地址译码器、或的读写控制信号脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。同步电路是由时序电路( 寄存器和各种触发器) 和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟，而所有的状态变化都是在时钟的上升沿 ( 或下降沿 ) 完成的。5、组合电路与时序电路区别组合逻辑电路是具有一

16、组输出和一组输入的非记忆性逻辑电路，它的基本特点是任何时刻的输出信号状态仅取决于该时刻各个输入信号状态的组合，而与电路在输入信号作用前的状态无关。组合电路是由门电路组成的，但不包含存储信号的记忆单元，输出与输入间无反馈通路，信号是单向传输，且存在传输延迟时间。组合逻辑电路的功能描述方法有真值表、逻辑表达式、逻辑图、卡诺图和波形图等。时序逻辑电路与组合逻辑电路不同，在逻辑功能及其描述方法、电路结构、分析方法和设计方法上都有区别于组合电路的明显特点。在时序逻辑电路中，任意时刻的输出信号不仅和当时的输入信号有关，而且还与电路原来的状态有关，这是时序逻辑电路在逻辑功能上的特点。因而时序逻辑电路必然包含

17、存储记忆单元电路。描述时序电路逻辑功能的方法有：三个方程（输出方程、驱动方程（或激励函数）、状态方程）、状态转换表、状态转换图和时序图等。7、什么是 线与 逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试）线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc 门来实现（漏极或者集电极开路），由于不用oc 门可能使灌电流过大，而烧坏逻辑门，同时在输出端口应加一个上拉电阻。（线或则是下拉电阻）2、建立时间（ setup time ）与保持时间（ hold time）意思？答：建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T

18、时间到达芯片，这个 T 就是建立时间 -Setup time.如不满足 setup time, 这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果 hold time 不够，数据同样不能被打入触发器。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现metastability（亚稳态）的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。4、什么是Setup和 Holdup 时间？（汉王笔试）建立时间 ( )

19、是指在触发器的时钟上升沿到来以前，数据稳定不变的时间。如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间 ( ) 是指在触发器的时钟上升沿到来以后，数据稳定不变的时间。如果保持时间不够，数据同样不能被打入触发器。数据稳定传输必须满足建立时间和保持时间的要求，否则电路就会出现逻辑错误。在同步电路设计中一般采用D 触发器，异步电路设计中一般采用Latch5、 setup和holdup时间, 区别 . （南山之桥）6、解释setup time和hold time的定义和在时钟信号延迟时的变化。（未知）7、解释setup和hold time violation，画图说明，并说明解决办法

20、。（威盛VIA2003.11.06上海笔试试题）Setup/hold time是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效） T 时间到达芯片，这个T 就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time不够，数据同样不能被打入触发器。建立时间(Setup Time)和保持时间（ Hold time）。建立时间是

21、指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现 metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。时间 (Setup Time)和保持时间（ Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现metastability的情况。如果

22、数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除（仕兰微电子）（在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。）竞争 : 在组合逻辑电路中，某个输入变量通过两条或两条以上的途径传到输出端，由于每条途径延迟时间不同，到达输出门的时间就有先有后，这种现象称为竞争。把不会产生错误输出的竞争的现象称为非临界竞争。把产生

23、暂时性的或永久性错误输出的竞争现象称为临界竞争。冒险 ：是指数字电路中某个瞬间出现了非预期信号的现象。“ 1”冒险是由一个变量的原变量和反变量同时加到与门输入端造成的。“ 0”冒险是由一个变量的原变量和反变量同时加到一个或门输入端造成的。判别方法：1) 代数法： 逻辑函数表达式中，若某个变量同时以原变量和反变量两种形式出现，就具备了竞争条件。去掉其它变量，留下有竞争能力的变量，如果表达式为：“0”冒险； F=A*/A ，就会产生“ 1”冒险。F=A+/A, 就会产生2)卡诺图法:只要在卡诺图中存在两个相切但不相交的圈（“0”冒险是1 构成的圈，“1”冒险是 0 构成的圈），就会产生冒险。消除方

24、法 ：1) 修改设计法 : 1 代数法，在产生冒险现象的逻辑表达式上，加上冗余项或乘上冗余因子； 2 卡诺图法，将卡诺图中相切的圈用一个多余的圈连接起来。2) 选通法 : 在电路中加入选通信号，在输出信号稳定后，选通允许输出，从而产生正确输出。3) 滤出法 : 由于冒险脉冲是一个非常窄的脉冲，一二可以在输出端接一个几百微法的电容，将其滤出掉9、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试）在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的（冗余）消去项，但是不

25、能避免功能冒险，二是在芯片外部加电容。三是增加选通电路。在组合逻辑中，由于多少输入信号变化先后不同、信号传输的路径不同，或是各种器件延迟时间不同（这种现象称为竞争）都有可能造成输出波形产生不应有的尖脉冲（俗称毛刺），这种现象成为冒险。10、你知道那些常用逻辑电平？TTL 与 COMS电平可以直接互连吗？（汉王笔试）（常用逻辑电平：12V， 5V，3.3V ； TTL 和CMOS不可以直接互连，由于TTL 是在 0.3-3.6V之间，而CMOS则是有在12V 的有在5V 的。 CMOS输出接到TTL 是可以直接互连。TTL 接CMOS需要在输出端口加一上拉电阻接到5V 或者 12V。）常用逻辑电

26、平：TTL、 CMOS、 LVTTL、 LVCMOS、 ECL（ Emitter Coupled Logic）、 PECL（ Pseudo/Positive Emitter Coupled Logic）、 LVDS（ Low Voltage DifferentialSignaling）、 GTL（Gunning Transceiver Logic）、 BTL（ Backplane TransceiverLogic）、 ETL（ enhanced transceiver logic）、 GTLP（ Gunning Transceiver LogicPlus）； RS232、 RS422、 RS4

27、85（ 12V， 5V， 3.3V ）； TTL 和CMOS不可以直接互连，由于TTL是在 0.3-3.6V之间，而CMOS则是有在12V 的有在 5V 的。 CMOS输出接到TTL 是可以直接互连。 TTL 接到CMOS需要在输出端口加一上拉电阻接到5V 或者 12V。cmos 的高低电平分别为:Vih=0.7VDD,Vil=0.9VDD,Vol=2.0v,Vil=2.4v,Vol=0.4v.用 cmos 可直接驱动 ttl; 加上拉电阻后 ,ttl 可驱动 cmos.1、当 TTL 电路驱动 COMS电路时，如果TTL 电路输出的高电平低于COMS电路的最低高电平（一般为 3.5V ），这

28、时就需要在TTL 的输出端接上拉电阻，以提高输出高电平的值。2、 OC门电路必须加上拉电阻，以提高输出的搞电平值。3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。4、在 COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。11、上拉电阻阻值的选择原则包括:1、从节约功耗及芯片的灌电流能力

29、考虑应当足够大；电阻大，电流小。2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑以上三点 , 通常在 1k 到 10k 之间选取。对下拉电阻也有类似道理/OC 门电路必须加上拉电阻，以提高输出的搞电平值。OC门电路要输出“1”时才需要加上拉电阻不加根本就没有高电平在有时我们用OC门作驱动（例如控制一个LED）灌电流工作时就可以不加上拉电阻OC门可以实现“线与”运算OC门就是集电极开路输出总之加上拉电阻能够提高驱动能力。什么是 OC门？OC门，又称集电极开路（漏极开路）与非门门电路，Open Collector（ Open Drai

30、n ）。为什么引入OC门？实际使用中 , 有时需要两个或两个以上与非门的输出端连接在同一条导线上，将这些与非门上的数据（状态电平）用同一条导线输送出去。因此，需要一种新的与非门电路 -OC 门来实现“线与逻辑”。OC门主要用于 3个方面：1 、实现与或非逻辑，用做电平转换，用做驱动器。由于OC门电路的输出管的集电极悬空，使用时需外接一个上拉电阻Rp 到电源 VCC。OC门使用上拉电阻以输出高电平，此外为了加大输出引脚的驱动能力，上拉电阻阻值的选择原则，从降低功耗及芯片的灌电流能力考虑应当足够大；从确保足够的驱动电流考虑应当足够小。2 、线与逻辑，即两个输出端（包括两个以上）直接互连就可以实现“

31、AND”的逻辑功能。在总线传输等实际应用中需要多个门的输出端并联连接使用，而一般TTL 门输出端并不能直接并接使用，否则这些门的输出管之间由于低阻抗形成很大的短路电流（灌电流），而烧坏器件。在硬件上，可用OC门或三态门（ST 门）来实现。用 OC门实现线与，应同时在输出端口应加一个上拉电阻。3 、 三态门（ ST 门）主要用在应用于多个门输出共享数据总线，为避免多个门输出同时占用数据总线，这些门的使能信号（EN）中只允许有一个为有效电平（如高电平），由于三态门的输出是推拉式的低阻输出，且不需接上拉（负载）电阻，所以开关速度比OC门快，常用三态门作为输出缓冲器。11、如何解决亚稳态。（飞利浦大唐

32、笔试）？亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。解决方法：1、降低系统时钟频率2、用反应更快的FF3、引入同步机制，防止亚稳态传播4、改善时钟质量，用边沿变化快速的时钟信号关键是器件使用比较好的工艺和时钟周期的裕量要大。亚稳态寄存用d 只是一个办法，有时候通过 not ， buf 等都能达到信号过滤的效果12、 IC 设计中同步复位与异步复位的区别

33、。（南山之桥）同步复位在时钟沿采复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。13、 MOORE与 MEELEY状态机的特征。（南山之桥）Moore 状态机的输出仅与当前状态值有关, 与输入信号的当前值无关，且只在时钟边沿到来时才会有状态变化. Mealy状态机的输出不仅与当前状态值有关, 而且与当前输入值有关。14、多时域设计中, 如何处理信号跨时域。（南山之桥）不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响，其中

34、对于单个控制信号可以用两级同步器，如电平、边沿检测和脉冲，对多位信号可以用FIFO, 双口 RAM，握手信号等。跨时域的信号要经过同步器同步，防止亚稳态传播。例如：时钟域1中的一个信号，要送到时钟域 2，那么在这个信号送到时钟域2之前，要先经过时钟域2的同步器同步后，才能进入时钟域 2。这个同步器就是两级d 触发器，其时钟为时钟域2的时钟。这样做是怕时钟域1中的这个信号，可能不满足时钟域2中触发器的建立保持时间，而产生亚稳态，因为它们之间没有必然关系，是异步的。这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性。所以通常只同步很少位数的信号。比如控制信号，或地址。当同步的是地址时，一般该

35、地址应采用格雷码，因为格雷码每次只变一位，相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步FIFO 的设计中，比较读写地址的大小时，就是用这种方法。如果两个时钟域之间传送大量的数据，可以用异步FIFO 来解决问题。我们可以在跨越Clock Domain时加上一个低电平使能的Lockup Latch以确保 Timing 能正确无误。EE笔试 / 面试题目集合分类数字电路15、给了reg的setup,hold时间，求中间组合逻辑的delay范围。（飞利浦大唐笔试）Delay q,还有 clock的 delay,写出决定最大时钟的因素，同时给出表达式。（威盛VIA 2003.11.06

36、上海笔试试题）18、说说静态、动态时序模拟的优缺点。（威盛VIA 2003.11.06上海笔试试题）19、一个四级的Mux,其中第二级信号为关键信号如何改善timing 。（威盛 VIA 2003.11.06上海笔试试题）20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。（未知）21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优点），全加器等等。（未知）22、卡诺图写出逻辑表达使。（威盛VIA 2003.11.0623、化简 F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)上海笔

37、试试题）的和。（威盛）24、 please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve (Vout-Vin) And also explain the operation regionof PMOS and NMOS for each segment of the transfer curve?（威盛笔试题circuitdesign-beijing-03.11.09）25、 To design a CMOS invertor wit

38、h balance rise and fall time,please define theration of channel width of PMOS and NMOS and explain?26、为什么一个标准的倒相器中P 管的宽长比要比N 管的宽长比大？（仕兰微电子）27、用 mos管搭出一个二输入与非门。（扬智电子笔试）28、 please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output risi

39、ng edge.(less delaytime)。（威盛笔试题circuit design-beijing-03.11.09）29、画出NOT,NAND,NOR的符号，真值表，还有transistor level的电路。（Infineon笔30、画出CMOS的图，画出tow-to-one mux gate。（威盛VIA 2003.11.06上海笔试试题）31、用一个二选一mux和一个 inv 实现异或。（飞利浦大唐笔试）32、画出 Y=A*B+C的 cmos 电路图。（科广试题）33、用逻辑们和cmos电路实现ab+cd 。（飞利浦大唐笔试）34、画出 CMOS电路的晶体管级电路图，实现Y=A

40、*B+C(D+E)。（仕兰微电子）35、利用 4 选 1 实现 F(x,y,z)=xz+yz。（未知）36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现（实际上就是化37、给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。38、为了实现逻辑（A XOR B） OR （ C AND D），请选用以下逻辑中的一种，并说明为什么？ 1） INV2） AND3 ）OR4 ）NAND5 ）NOR6 ） XOR 答案： NAND（未 39、用与非门等设计全加法器。（华为）40、给出两个门电路让你分析异同。（华为）41、用简单电路实现，当A

41、 为输入时，输出B 波形为 （仕兰微电子）42、 A,B,C,D,E进行投票，多数服从少数，输出是F（也就是如果A,B,C,D,E中 1 的个数比0多，那么F 输出为 1，否则 F 为 0），用与非门实现，输入数目没有限制。（未知）43、用波形表示D 触发器的功能。（扬智电子笔试）44、用传输门和倒向器搭一个边沿触发器。（扬智电子笔试）45、用逻辑们画出D触发器。（威盛VIA 2003.11.06上海笔试试题）46、画出 DFF的结构图 , 用 verilog实现之。（威盛）47、画出一种CMOS的 D 锁存器的电路图和版图。（未知）48、 D触发器和D 锁存器的区别。（新太硬件面试）49、简

42、述 latch和 filp-flop的异同。（未知）50、 LATCH和 DFF的概念和区别。（未知）51、 latch与 register的区别 , 为什么现在多用register.行为级描述中latch如何产生的。（南山 52、用 D 触发器做个二分颦的电路. 又问什么是状态图。（华为）53、请画出用D 触发器实现2 倍分频的逻辑电路？（汉王笔试）54、怎样用D 触发器、与或非门组成二分频电路？（东信笔试）55、 How many flip-flop circuits are needed to divide by 16? (Intel) 16分频？56、用filp-flop和 logic

43、-gate设计一个1 位加法器，输入carryin和current-stage，输出carryout和next-stage.（未知）57、用D 触发器做个4 进制的计数。（华为）58、实现N位Johnson Counter,N=5。（南山之桥）59、用你熟悉的设计方式设计一个可预置初值的7 进制循环计数器，15 进制的呢？（仕兰60、数字电路设计当然必问Verilog/VHDL ，如设计计数器。（未知）61、 BLOCKING NONBLOCKING赋值的区别。（南山之桥）65、请用 HDL描述四位的全加法器、5 分频电路。（仕兰微电子）66、用 VERILOG或 VHDL写一段代码，实现10 进制计数器。（未知）67、用 VERILOG或 VHDL写一段代码，实现消除一个glitch。（未知）68、一个状态机的题目用verilog实现（不过这个状态机画的实在比较差，很容易误解69、描述一个交通信号灯的设计。（仕兰微电子）70、画状态机，接受1， 2， 5 分钱的卖报机，每份报纸5 分钱。（扬智电子笔试）71、设计一个自动售货机系统，卖soda 水的，只能投进三种硬币，要正确的找回钱数。（ 1）画出