设计时序收敛

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1、王巍138207796132022-4-102主要内容时序约束的概念时序约束的概念时序收敛流程时序收敛流程代码风格时序收敛流程综合技术时序收敛流程管脚约束时序收敛流程时序约束时序收敛流程静态时序分析时序收敛流程实现技术时序收敛流程FloorPlanner和PACE2022-4-103n 提高设计的工作频率p通过附加约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从而提高工作频率。n 获得正确的时序分析报告pFPGA设计平台包含静态时序分析工具，可以获得映射或布局布线后的时序分析报告，从而对设计的性能做出评估。p静态时序分析工具以约束作为判断时序是否满足设计要求的标准。n 指定F

2、PGA引脚位置与电气标准pFPGA的可编程特性使电路板设计加工和FPGA设计可以同时进行，而不必等FPGA引脚位置完全确定，从而节省了系统开发时间。p通过约束还可以指定I/O引脚所支持的接口标准和其他电气特性。附加约束的基本作用2022-4-104n 周期(PERIOD)指参考网络为时钟的同步元件间的路径，包括：flip-flop、latch、synchronous RAM等。 n 周期约束不会优化以下路径：p 从输入管脚到输出管脚之间的路径纯组合逻辑p 从输入管脚到同步元件之间的路径p 从同步元件到输出管脚的路径周期约束路径示意图周期约束2022-4-105n 周期约束是一个基本时序和综合约

3、束，它附加在时钟网线上，时序分析工具根据周期约束检查与同步时序约束端口（指有建立、保持时间要求的端口）相连接的所有路径延迟是否满足要求（不包括PAD到寄存器的路径）。n 周期是时序中最简单也是最重要的含义，其它很多时序概念会因为软件商不同略有差异，而周期的概念却是最通用的，周期的概念是FPGA/ASIC时序定义的基础概念。后面要讲到的其它时序约束都是建立在周期约束的基础上的，很多其它时序公式，可以用周期公式推导。n 在附加周期约束之前，首先要对电路的时钟周期有一定的估计，不能盲目上。约束过松，性能达不到要求，约束过紧，会大大增加布局布线时间，甚至效果相反。周期约束2022-4-106n 周期约

4、束的计算p设计内部电路所能达到的最高运行频率最高运行频率取决于同步元件本身的建立保持时间，以及同步元件之间的逻辑和布线延迟。p时钟的最小周期为： Tperiod= Tcko +Tlogic +Tnet +Tsetup-Tclk_skew Tclk_skew =Tcd1-Tcd2p其中Tcko为时钟输出时间，Tlogic为同步元件之间的组合逻辑延迟，Tnet为网线延迟，Tsetup为同步元件的建立时间，Tclk_skew为时钟信号偏斜。 周期约束2022-4-107n 附加周期约束的一个例子： NET SYS_CLK PERIOD=10ns HIGH 4ns 这个约束将被附加到SYS_CLK所驱

5、动的所有同步元件上。n PERIOD约束自动处理寄存器时钟端的反相问题，如果相邻同步元件时钟相位相反，那么它们之间的延迟将被默认限制为PERIOD约束值的一半。 反相时钟周期约束问题的例子周期约束2022-4-108 偏移约束指数据和时钟之间的约束，偏移约束规定了外部时钟和数据输入输出引脚之间的时序关系，只用于与PAD相连的信号，不能用于内部信号。偏移约束示意图偏移约束2022-4-109n 偏移约束优化以下时延路径p从输入管脚到同步元件偏置输入偏置输入(OFFSET IN)p从同步元件到输出管脚偏置输出偏置输出(OFFSET OUT)n 为了确保芯片数据采样可靠和下级芯片之间正确的交换数据，

6、需要约束外部时钟和数据输入输出引脚之间的时序关系。偏移约束的内容的时刻，从而保证与下一级电路的时序关系。告诉综合器、布线器输入数据到达的时刻，或者输出数据稳定。偏移约束2022-4-1010n OFFSET_IN_BEFOREp说明了输入数据比有效时钟沿提前多长时间准备好，于是芯片内部与输入引脚的组合逻辑延迟就不能大于该时间（上限,最大值），否则将发生采样错误。n OFFSET_IN_AFTERp指出输入数据在有效时钟沿之后多长时间到达芯片的输入引脚，也可以得到芯片内部延迟的上限。偏移约束2022-4-1011n 输入到达时间计算时序描述 pOFFSET_IN_AFTER定义的含义是输入数据在

7、有效时钟沿之后的Tarrival时刻到达。即：Tarrival=Tcko+Toutput+Tlogic p 综合实现工具将努力使输入端延迟Tinput 满足以下关系： Tarrival +Tinput+TsetupTperiodp其中Tinput为输入端的组合逻辑、网线和PAD的延迟之和，Tsetup为输入同步元件的建立时间, Tcko为同步元件时钟输出时间。偏移约束2022-4-1012n 例子：假设Tperiod=20ns，Tcko1ns，Toutput3ns，Tlogic8ns，请给出偏移约束。偏移约束n Tarrival=Tcko+Toutput+Tlogic12ns，p 使用OFFS

8、ET_IN_AFTER进行偏移约束为： NET DATA_IN OFFSET=IN 12ns AFTER CLKNET DATA_IN OFFSET=IN 12ns AFTER CLKp 也可以使用OFFSET_IN_BEFORE进行偏移约束，它们是等价的： NET DATA_IN OFFSET=IN 8ns BEFORE CLKNET DATA_IN OFFSET=IN 8ns BEFORE CLK 2022-4-1013n OFFSET_OUT_BEFOREp指出下一级芯片的输入数据应该在有效时钟沿之前多长时间准备好。p从下一级的输入端的延迟可以计算出当前设计输出的数据必须在何时稳定下来，

9、根据这个数据对设计输出端的逻辑布线进行约束，以满足下一级的建立时间要求，保证下一级采样数据稳定。n OFFSET_OUT_AFTERp规定了输出数据在有效时钟沿之后多长时间(上限，最大值)稳定下来，芯片内部的输出延迟必须小于这个值。偏移约束2022-4-1014n 计算要求的输出稳定时间p 定义：Tstable= Tlogic+Tinput +Tsetupp 只要当前设计输出端的数据比时钟上升沿提前Tstable时间稳定下来，下一级就可以正确采样数据。p 实现工具将会努力使输出端的延迟满足以下关系： Tcko +Toutput+TstableTperiodp 这个公式就是Tstable必须要满

10、足的基本时序关系，即本级的输出应该保持怎么样的稳定状态，才能保证下级芯片的采样稳定。偏移约束2022-4-1015n 例子： 设时钟周期为20ns，后级输入逻辑延时Tinput为4ns、建立时间Tsetup为1ns，中间逻辑Tlogic的延时为8ns，请给出设计的输出偏移约束。n 答案：p OFFSET_OUT_BEFORE 偏移约束为： NET DATA_OUT OFFSET=OUT 13ns NET DATA_OUT OFFSET=OUT 13ns BEFORE CLKBEFORE CLKp OFFSET_OUT_AFTER约束： NET DATA_OUT FFSET=OUT NET DA

11、TA_OUT FFSET=OUT 7ns 7ns AFTER CLKAFTER CLK偏移约束2022-4-1016n Given the system diagram below, what values would you put in the Constraints Editor so that the system will run at 100 MHz?（Assume no clock skew between devices）4 ns5 nsUpstream DeviceDownstream Device偏移约束2022-4-1017Path-Specific Timing Con

12、straintsn Using global timing constraints (PERIOD, OFFSET, and PAD-TO-PAD) will constrain your entire designn Using only global constraints often leads to over-constrained designspConstraints are too tightpIncreases compile time and can prevent timing objectives from being metpReview performance est

13、imates provided by your synthesis tool or the Post-Map Static Timing Reportn Path-specific constraints override the global constraints on specified pathspThis allows you to loosen the timing requirements on specific paths2022-4-1018n Areas of your design that can benefit from path-specific constrain

14、tspMulti-cycle pathspPaths that cross between clock domainspBidirectional busespI/O timingn Path-specific timing constraints should be used to define your performance objectives and should not be indiscriminately placedPath-Specific Timing Constraints2022-4-1019Path-Specific Timing Constraints2022-4

15、-1020Path-Specific Timing Constraints2022-4-1021 假设要做一个32位的高速计数器，由于计数器的速度取决于最低位到最高位的进位延迟，为了提高速度采用了预定标计数器的结构，也就是把计数器分成一个小计数器和一个大计数器，如图所示。 其中小计数器是两位的，大计数器是30位，它们由同一时钟驱动。大计数器使能端EN受小计数器进位驱动，小计数器每4个CLK进位一次，使EN持续有效一个CLK的时间，此时有效时钟沿到来大计数器加1。 可见，小计数器的寄存器可能每个CLK翻转1次，低位寄存器输出的数据必须在1个CLK内到达高位寄存器的输入端，即寄存器之间的最大延时为

16、1个CLK。而大计数器内部的寄存器每4个时钟周期才可能翻转一次，低位寄存器输出的数据在4个CLK内到达高位寄存器的输入端即可，即寄存器之间的最大延迟为4个CLK，因此降低了计数器的时序要求，可以实现规模较大的高速计数器。预定标计数器预定标计数器Path-Specific Timing Constraints2022-4-1022约束文件约束文件Path-Specific Timing Constraints2022-4-1023n Use the Pad to Setup and Clock to Pad columns to specify OFFSETs for all I/O paths

17、 on each clock domain. Easiest way to constrain most I/O pathsn However, this can lead to an over-constrained designn Use the Pad to Setup and Clock to Pad columns to specify OFFSETs for each I/O pinn Use this type of constraint when only a few I/O pins need different timingPath-pin offset Timing Co

18、nstraints2022-4-1024False paths Constraintsn If a PERIOD constraint were placed on this design, what delay paths would be constrained?n If the goal is to optimize the input and output times without constraining the paths between registers, what constraints are needed?pAssume that a global PERIOD con

19、straint is already defined2022-4-1025Timing Constraint Priorityn False pathspMust be allowed to override any timing constraintn FROM THRU TOn FROM TOn Pin-specific OFFSETsn Group OFFSETspGroups of pads or registersn Global PERIOD and OFFSETspLowest priority constraints2022-4-1026主要内容时序约束的概念时序收敛流程时序收

20、敛流程时序收敛流程代码风格时序收敛流程综合技术时序收敛流程管脚约束时序收敛流程时序约束时序收敛流程静态时序分析时序收敛流程实现技术时序收敛流程FloorPlanner和PACE2022-4-1027 设计完成后，如何判断一个成功的设计？p设计是否满足面积要求-是否能在选定的器件中实现。p设计是否满足性能要求-能否达到要求的工作频率。p管脚定义是否满足要求-信号名、位置、电平标准及数据 流方向等。时序收敛流程2022-4-1028如何判断设计适合所选芯片？n 所选芯片是否有足够的资源容纳更多的逻辑？如果有，有多少？n 如果适合所选芯片, 能否完全成功布通? 手段：查看 Map ReportMap

21、 Report 或者 Place & Route ReportPlace & Route Report时序收敛流程2022-4-1029n Project Navigator 产生两种时序报告：pPost-Map Static Timing ReportpPost-Place & Route Static Timing Reportn 时序报告包含没有满足时序要求的详细路径的描述，用于分析判断时序要求没有得到满足的原因。n Timing Analyzer用于建立和阅读时序报告。时序收敛流程2022-4-1030n 合理的性能约束的依据合理的性能约束的依据pPost-Map Static Tim

22、ing Reportp包括：实际的逻辑延迟和(block delays)和0.1 ns网络延迟( net delays)n 合理的时序性能约束的原则：合理的时序性能约束的原则：60/40 原则原则pIf less than 60 percent of the timing budget is used for logic delays, the Place & Route tools should be able to meet the constraint easily.pBetween 60 to 80 percent, the software run time will increas

23、e.pGreater than 80 percent, the tools may have trouble meeting your goals.时序收敛流程2022-4-10312022-4-1032性能突破只要三步：1. 充分利用嵌入式（专用）资源 DSP48, PowerPC processor, EMAC, MGT, FIFO, block RAM, ISERDES, and OSERDES, 等等。等等。2. 追求优秀的代码风格 Use synchronous design methodology Ensure the code is written optimally for c

24、ritical paths Pipeline（ Xilinx FPGAs have abundant Registers )3. 充分利用synthesis工具和Place & Route工具参数选择 Try different optimization techniques Add critical timing constraints in synthesis Preserve hierarchy Apply full and correct constraints Use High effort时序收敛流程2022-4-1033时序收敛流程Use embedded blocks2022-

25、4-1034Simple Coding Steps Yield 3x Performancen Use pipeline stagesmore bandwidthn Use synchronous resetbetter system controln Use Finite State Machine optimizationsn Use inferable resourcespMultiplexerpShift Register LUT (SRL)pBlock RAM, LUT RAMpCascade DSPn Avoid high-level constructs (loops, for

26、example) in codepMany synthesis tool produce slow implementations时序收敛流程2022-4-1035Synthesis guidelinesn Use timing constraintsn Define tight but realistic individual clock constraintsn Put unrelated clocks into different clock groupsn Use proper options and attributesn Turn off resource sharingn Mov

27、e flip-flops from IOBs closer to logicn Turn on FSM optimizationn Use the retiming option时序收敛流程2022-4-1036时序收敛流程Impact of Constraints2022-4-1037Place & Route Guidelinesn Timing constraintspUse tight, realistic constraintsn Recommended optionspHigh-effort Place & RoutepBy default, effort is set to St

28、andardpTiming-driven MAPpMulti-Pass Place & Route (MPPR)n Tools to help meet timingpFloorplanning(Use the PACE and PlanAhead software tools)pPhysical synthesis toolsn Other available options:pIncremental designpModular design flows时序收敛流程2022-4-1038时序收敛流程Impact of Constraints in Tools2022-4-1039主要内容时

29、序约束的概念时序收敛流程时序收敛流程代码风格时序收敛流程代码风格时序收敛流程综合技术时序收敛流程管脚约束时序收敛流程时序约束时序收敛流程静态时序分析时序收敛流程实现技术时序收敛流程FloorPlanner和PACE2022-4-1040代码风格n 使用同步设计技术使用同步设计技术n 使用使用Xilinx-Specific代码代码n 使用使用Xilinx提供的核提供的核n 使用层次化设计使用层次化设计n 使用使用ISE产生的静态时序分析报告，找出时序关键路径，并进行产生的静态时序分析报告，找出时序关键路径，并进行优化优化2022-4-1041主要内容时序约束的概念时序收敛流程时序收敛流程代码风格

30、时序收敛流程综合技术时序收敛流程综合技术时序收敛流程管脚约束时序收敛流程时序约束时序收敛流程静态时序分析时序收敛流程实现技术时序收敛流程FloorPlanner和PACE2022-4-1042n 使用综合工具提供的参数选项，尤其是constraint-driven技术，可以优化设计网表，提高系统性能n 为综合工具指定关键路径，综合工具可以提高 工作级别，使用更深入的算法，减少关键路径延迟综合技术2022-4-1043n 综合工具提供许多优化选择，以获得期望的系统性能和面积要求综合工具提供许多优化选择，以获得期望的系统性能和面积要求参考F1帮助信息或XST UserguidepRegister

31、DuplicationpTiming-Driven SynthesispTiming Constraint EditorpFSM ExtractionpRetimingpHierarchy ManagementpSchematic ViewerpError NavigationpCross-ProbingpPhysical Optimization综合技术2022-4-1044DQfn1DQfn1DQfn1n High-fanout nets can be slow and hard to routen Duplicating flip-flops can fix both problemsp

32、Reduced fanout shortens net delayspEach flip-flop can fanout to a different physical region of the chip to reduce routing congestionn Design trade-offspGain routability and performancepIncrease design areapIncrease fanout of other netsDuplicating Flip-Flops综合技术2022-4-1045Timing-Driven Synthesisn Syn

33、plify, Precision, and XST softwaren Timing-driven synthesis uses performance objectives to drive the optimization of the designpBased on your performance objectives, the tools will try several algorithms to attempt to meet performance while keeping the amount of resources in mindpPerformance objecti

34、ves are provided to the synthesis tool via timing constraints综合技术2022-4-1046n 实施period约束和input/output约束(.xcf文件)p通常，根据期望的性能目标进行1.5X2X的过约束，综合工具会提高工作级别，有利于在实现中更容易满足时序目标p切记：如果使用过约束，不要把这些约束传递给实现工具n 使用Multi-cycle和false paths约束n 使用Critical path约束，对Critical path进行优化综合技术Timing-Driven Synthesis2022-4-1047Reti

35、mingn Synplify, Precision, and XST softwaren Retiming: The synthesis tool automatically tries to move register stages to balance combinatorial delay on each side of the registersDQDQDQBefore RetimingAfter RetimingDQDQDQ综合技术2022-4-1048Hierarchy Managementn Synplify, Precision, and XST softwaren The b

36、asic settings are:p Flatten the design: Allows total combinatorial optimization across all boundariesp Maintain hierarchy: Preserves hierarchy without allowing optimization of combinatorial logic across boundariesn If you have followed the synchronous design guidelines, use the setting -maintain hie

37、rarchyn If you have not followed the synchronous design guidelines, use the setting -flatten the designn Your synthesis tool may have additional settingsp Refer to your synthesis documentation for details on these settings综合技术2022-4-1049Hierarchy Preservation Benefitsn Easily locate problems in the

38、code based on the hierarchical instance names contained within static timing analysis reportsn Enables floorplanning and incremental design flown The primary advantage of flattening is to optimize combinatorial logic across hierarchical boundariespIf the outputs of leaf-level blocks are registered,

39、there is no need to flatten综合技术2022-4-1050主要内容时序约束的概念时序收敛流程时序收敛流程代码风格时序收敛流程综合技术时序收敛流程管脚约束时序收敛流程管脚约束时序收敛流程时序约束时序收敛流程静态时序分析时序收敛流程实现技术时序收敛流程FloorPlanner和PACE2022-4-1051管脚约束n 管脚约束通常在设计早期就要确定下来，以保证电路板的设计同步进行n 对高速设计、复杂设计和具有大量I/O管脚的设计，Xilinx推荐手工进行管脚约束p实现工具可以自动布局逻辑和管脚，但是一般来说不会是最优的p管脚约束可以指导内部数据流向,不合理的管脚布局很容易

40、降低系统性能p合理的管脚布局需要对所设计系统和Xilinx器件结构的详细了解，如要考虑I/O bank、I/O电气标准等p时钟(单端或差分)必须约束在专用时钟管脚 注意：时钟资源数量的限制p最后使用dual-purpose管脚(如配置和DCI管脚)2022-4-1052根据数据流指导管脚约束根据数据流指导管脚约束n 用于控制信号的I/O置于器件的顶部或底部p控制信号垂直布置n 用于数据总线的I/O置于器件的左部和右部p数据流水平布置。n 以上布局方法可以充分利用Xilinx器件的资源布局方式p进位链排列方式p块RAM，乘法器位置管脚约束2022-4-1053使用PACE进行管脚约束管脚约束20

41、22-4-1054主要内容时序约束的概念时序收敛流程时序收敛流程代码风格时序收敛流程综合技术时序收敛流程管脚约束时序收敛流程时序约束时序收敛流程时序约束时序收敛流程静态时序分析时序收敛流程实现技术时序收敛流程FloorPlanner和PACE2022-4-1055时序约束2022-4-1056时序约束的概念时序收敛流程时序收敛流程代码风格时序收敛流程综合技术时序收敛流程管脚约束时序收敛流程时序约束时序收敛流程静态时序分析时序收敛流程静态时序分析时序收敛流程实现技术时序收敛流程FloorPlanner和PACE主要内容2022-4-1057静态时序分析n Post-map：Map后，使用Post

42、-map timing report确定关键路径的逻辑延迟n Post-PAR：PAR后，使用Post-PAR static timing report确定时序约束是否满足n Logic delay Vs. Routing delay：60%/40%原则n Timing Analyzer可以读取时序报告，查找关键路径，并与Floorplanner协同解决时序问题2022-4-1058Report Example静态时序分析2022-4-1059Analyzing Post-Place & Route Timingn There are many factors that contribute

43、to timing errors, includingpNeglecting synchronous design rules or using incorrect HDL coding stylepPoor synthesis results (too many logic levels in the path)pInaccurate or incomplete timing constraintspPoor logic mapping or placementn Each root cause has a different solutionpRewrite HDL codepAdd ti

44、ming constraintspResynthesize or re-implement with different software optionsn Correct interpretation of timing reports can reveal the most likely causepTherefore, the most likely solution静态时序分析2022-4-1060静态时序分析Case12022-4-1061Poor Placement: Solutionsn Increase Placement effort level (or Overall ef

45、fort level)n Timing-driven packing, if the placement is caused by packing unrelated logic togetherpCross-probe to the Floorplanner to see what has been packed togetherpThis option is covered in the .Advanced Implementation Options. modulen PAR extra effort or MPPR optionspCovered in the .Advanced Im

46、plementation Options. modulen Floorplanning or Relative Location Constraints (RLOCs) if you have the skill静态时序分析2022-4-1062静态时序分析Case22022-4-1063High Fanout: Solutionsn Most likely solution is to duplicate the source of the high-fanout netpthe net is the output of a flip-flop, the solution is to dup

47、licate the flip-flopUse manual duplication (recommended) or synthesis optionspIf the net is driven by combinatorial logic, locating the source of the net in the HDL code may be more difficultUse synthesis options to duplicate the source静态时序分析2022-4-1064静态时序分析Case32022-4-1065Too Many Logic Levels: So

48、lutionsn The implementation tools cannot do much to improve performancen The netlist must be altered to reduce the amount of logic between flip-flopsn Possible solutionspCheck whether the path is a multicycle pathIf yes, add a multicycle path constraintpUse the retiming option during synthesis to di

49、stribute logic more evenly between flip-flopspConfirm that good coding techniques were used to build this logic (no nested if or case statements)pAdd a pipeline stage静态时序分析2022-4-1066时序约束的概念时序收敛流程时序收敛流程代码风格时序收敛流程综合技术时序收敛流程管脚约束时序收敛流程时序约束时序收敛流程静态时序分析时序收敛流程实现技术时序收敛流程实现技术时序收敛流程FloorPlanner和PACE主要内容主要内容2

50、022-4-1067n 使用更高级别的Effort Level：可以提高时序性能，而不必采取其它措施(如施加更高级的时序约束，使用高级工具或者更改代码等)n Xilinx推荐：第一遍实现时，使用全局时序约束和缺省的实现参数选项。如果不能满足时序要求：p 尝试修改代码，如使用合适的代码风格，增加流水线等p 修改综合参数选项，如Optimization Effort ，Use Synthesis Constraints File ，Keep Hierarchy ，Register Duplication，Register Balancing 等p 增加PAR Effort Levelp Apply

51、 path-specific timing constraints for synthesis and implementationR&R参数选项：Effort Level实现技术2022-4-1068n 和PAR一样，可以使用Map-timing参数选项针对关键路径进行约束。如参数 “Timing-Driven Packing and Placement ”给关键路径以优先时序约束的权利。用户约束通过Translate过程从User Constraints File (UCF ) 中传递到设计中 。实现技术2022-4-1069Timing-Driven Packingn Timing co

52、nstraints are used to optimize which pieces of logic are packed into each slicepNormal (standard) packing is performedpPAR is run through the placement phasepTiming analysis analyzes the amount of slack in constrained pathspIf necessary, packing changes are made to allow better placementn The output

53、 of MAP contains both mapping and placement informationpThe Post-Map Static Timing Report contains more realistic net delayspPlace & Route runtime is reduced because some placement is already done实现技术2022-4-1070Examplen Originally, the flip-flops were packed together into a slice. n After placement

54、and timing analysis, the flip-flops are packed into different slices to allow independent movement实现技术2022-4-1071Trade-Offsn Typical performance improvement: Five to eight percentpDensity improvements are also seenn Has the greatest effect on high-density designs when unrelated packing has occurredp

55、Look in the Map Report, Design Summary sectionNumber of slices containing unrelated logicpIf no unrelated packing has occurred, performance improvement will be minimaln Runtime for the MAP process always increasespUp to 200 percentp But you recover some of this increased runtime by saving runtime du

56、ring Place & Route实现技术2022-4-1072n MPPR：对同一个设计运行PAR多次，试图找到最可能满足设计要求的结果，保留作为设计结果MPPR和和PAR Extra Effortn 当最高级别的PAR Effort Level被选择时，PAR Extra Effort可选三种选择：None,Normal和Continue on impossiblen 典型情况下，大约可以提高4%的性能n 通常PAR消耗更多的时间(增加200%以上)实现技术2022-4-1073时序约束的概念时序收敛流程时序收敛流程代码风格时序收敛流程综合技术时序收敛流程管脚约束时序收敛流程时序约束时序

57、收敛流程静态时序分析时序收敛流程实现技术时序收敛流程时序收敛流程FloorPlannerFloorPlanner和和PACEPACE主要内容2022-4-1074Floorplanning和PACEn 使用Floorplanning和PACE指导逻辑布局p 性能可能更坏!p 如果时序有提高，但还是不能满足要求，使用MPPRp Map-timing与Floorplanning不能很好配合2022-4-1075n 尽量使用前面提高的时序收敛流程，而不使用这个工具，除非：p非常了解这个设计p非常了解Xilinx器件结构p非常了解Xilinx工具软件的使用n 使用Floorplanner的好处(如果你

58、有足够的使用技巧)：p在大型设计中，Floorplanner可以为实现工具提供设计的布局指导p有助于减少实现运算时间，提高系统性能p在incremental design技术和modular设计技术中需要使用FloorplannerFloorplanning和PACE2022-4-1076区域约束(Area Constraints)n Area Constraints是Floorplanner最容易、最有效的应用n 大型设计首选布局工具- Floorplannerp在综合中，为了防止单独的component名称被改变，选择“Keep Hierarchy”参数选项p设计的每个组成部分可以被约束限定到某一个区域p更高级的升级设计工具是：PlanaheadFloorplanning和PACE2022-4-1077