五章节在系统编程技术

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1、 第五章 在系统编程技术梁华国计算机与信息学院计算机系统结构研究室http:/ 在系统编程技术nISP技术的特点nISP逻辑器件系列nispLSI器件的结构n在系统编程原理和方法nABLE-HDL语言介绍 ISP技术的特点常规的常规的PLD在使用中是对每个器件单独编程然后在装配在使用中是对每个器件单独编程然后在装配,而采用而采用ISP技术是技术是先装备先装备,然后编程然后编程,成为产品后还可反复编程成为产品后还可反复编程.ISP技术的出现技术的出现,使得数字设计使得数字设计,生产和维护都发生了革命性的变化生产和维护都发生了革命性的变化. 1)ISP技术在数字设计阶段的贡献技术在数字设计阶段的贡

2、献 (1) 设计样机设计样机 设计开始设计开始 ABEL 语言和原语言和原理图混合输入理图混合输入 逻辑仿真逻辑仿真 下载下载 ISP器件设计流程器件设计流程 ABEL语言输入语言输入 设计输入设计输入 原理图输入原理图输入 逻辑适配逻辑适配 ISP技术的特点 （2）系统调试）系统调试 （3）电路板的重构和现场的升级换代）电路板的重构和现场的升级换代2）ISP技术对数字系统生产阶段的贡献技术对数字系统生产阶段的贡献 （1）简化了生产流程且无引脚损伤）简化了生产流程且无引脚损伤 采用非采用非 ISP 器件的器件的 采用采用 ISP 器件后的器件后的 标准流程标准流程 改进流程改进流程 图图 5.

3、 1 制造流程比较制造流程比较 取库存器件取库存器件 （一个品种）（一个品种） 取库存器件取库存器件 (一个品种一个品种) 对每个器件编程对每个器件编程 对已编程的器件加贴标签对已编程的器件加贴标签 电路板装配电路板装配 已编程器件入库已编程器件入库 （多个品种）（多个品种） 电路板测试电路板测试 利用利用 ISP 技术进行诊断技术进行诊断 ISP器件正式编程器件正式编程 电路板最后测试电路板最后测试 边界扫描测试边界扫描测试 电路板装配电路板装配 电路板测试电路板测试 ISP技术的特点(2)多功能硬件多功能硬件(3)边界扫描测试边界扫描测试3) 在系统可编程的在系统可编程的EECMOS工艺工

4、艺 ISP逻辑器件系列目前目前,商品化的在系统可编程逻辑器件有商品化的在系统可编程逻辑器件有ISPLSI,ISPGAL和和ISPGDS(Generic Digital Switch).5.2.1 ispLSI系列系列 美国美国Lattice公司是世界上第一片公司是世界上第一片GAL诞生地诞生地.特别是九十年代发明并率先推出的特别是九十年代发明并率先推出的 ISP技术技术,开拓了新一代的开拓了新一代的PLD.Lattice公司已将公司已将ISP技术应用到高密度可编程逻辑技术应用到高密度可编程逻辑 器件器件(HDPLD)中中,形成形成ispLSI系列高密度在系统可编程逻辑器件系列高密度在系统可编程

5、逻辑器件. 目前目前,ispLSI 器件有六个系列器件有六个系列:1000系列系列,2000系列系列,3000系列系列,5000V系列系列, 6000系列和系列和8000系列系列.5.2.2 ispGAL系列系列 ispGAL系列器件率先把系列器件率先把ISP技术引入到标准的低密度系列可编程逻辑器件中技术引入到标准的低密度系列可编程逻辑器件中. ispGAL22V10器件就是把流行的器件就是把流行的GAL22V10与与ISP技术结合起来技术结合起来,在功能和结构上在功能和结构上 与与GAL22V10完全相同完全相同. 每片每片ispGAL22V10可以保证一万次在系统编程可以保证一万次在系统编

6、程.ISP逻辑器件系列5.2.3 ispGDS(Generic Digital Switch)系列系列 在系统可编程数字开关在系统可编程数字开关ispGDS系列意味着系列意味着ISP技术已经从系统逻辑领域扩技术已经从系统逻辑领域扩展到系统互联领域展到系统互联领域.这种这种ISP技术与开关矩阵相结合的产物能提供这样一种独技术与开关矩阵相结合的产物能提供这样一种独特的功能特的功能,即在不拨动机械开关或不改变系统硬件的情况下即在不拨动机械开关或不改变系统硬件的情况下,快速的改变或重快速的改变或重构印制电路板的连接关系构印制电路板的连接关系.ispGDS系列器件使得系统硬件可以通过软件控制系列器件使得

7、系统硬件可以通过软件控制来进行重构而无需人工干预来进行重构而无需人工干预.ISP逻辑器件系列ispLSI器件的结构ispLSI系列器件是基于系列器件是基于与或阵列结构的复杂与或阵列结构的复杂PLD产品产品.芯片由若干个巨块组成芯片由若干个巨块组成,巨块之间通过全局布线巨块之间通过全局布线区区(GRP)连接起来连接起来.下面以下面以ispLSI1032为为例介绍例介绍ispLSI的结构原的结构原理理.其芯片含有其芯片含有84个引个引脚，集成密度为脚，集成密度为6000个等效门。最高工作频个等效门。最高工作频率为率为90MHZ。ispLSI器件的结构5.3.1 全局布线区全局布线区(GRP) GR

8、P位于芯片的中央位于芯片的中央,它以固定的方式将所有片内逻辑联系它以固定的方式将所有片内逻辑联系 在一起在一起.其特点是其特点是I/O之间的延迟是恒定的和可预知的之间的延迟是恒定的和可预知的.5.3.2 通用逻辑块通用逻辑块(GLB)ispLSI1032的与阵列有的与阵列有18个输个输入端入端,16个来自个来自GRP,2个专用输个专用输入端入端.每个每个GLB有有20个与门个与门,形成形成20个乘积项个乘积项,再通过四个或门输再通过四个或门输出出.四输出宏单元有四个触发器四输出宏单元有四个触发器,触发器可组态为触发器可组态为D,T,JK等形式等形式.GLB有有5种组合模式种组合模式.ispLS

9、I器件的结构ispLSI器件的结构图图5.7所示是所示是高速直通组态高速直通组态模式模式.四个或门四个或门跨过跨过PTSA直直接与四个触发接与四个触发器相连器相连,避免了避免了电路延时电路延时,可用可用来支持快速计来支持快速计数器设计数器设计12,17,18,19不加入相应的不加入相应的或门或门.12和和19作为控制逻辑作为控制逻辑的输入信号的输入信号.图图5.8所示是所示是异或逻辑组态异或逻辑组态模式模式.采用四个采用四个异或门异或门,各异或各异或门的一个输入门的一个输入分别为乘积项分别为乘积项0,4,8,13,另一另一个输入则从四个输入则从四个或门输出任个或门输出任意组合意组合.此种组此种

10、组合适用于计数合适用于计数器器,比较器和比较器和ALU的设计的设计.ispLSI器件的结构ispLSI器件的结构图图5.9是单乘积是单乘积项结构项结构,将乘积将乘积项项0,4,10,13直直接输出接输出,与触发与触发器连接器连接,速度最速度最快快. 图图5.10是多模是多模式结构式结构.前面四前面四种模式可以在种模式可以在同一个同一个GLB中中混合使用混合使用,图中图中所示是该结构所示是该结构一例一例.O3采用采用3乘积项驱动的乘积项驱动的异或模式异或模式,O2采采用高速组态用高速组态,O1采用单乘积项采用单乘积项组态组态,O0采用采用11个乘积项驱个乘积项驱动的标准模式动的标准模式.ispL

11、SI器件的结构ispLSI器件的结构四输出逻辑宏单元中四输出逻辑宏单元中4个个D触发器的时钟是连在一触发器的时钟是连在一起的起的, 图右下方的两个图右下方的两个MUX中中,左边一个用来选左边一个用来选择时钟择时钟,右边一个用来控右边一个用来控制时钟极性制时钟极性.同样同样,四个触四个触发器的复位断也是相连的发器的复位断也是相连的.复位信号可以是全局复位复位信号可以是全局复位信号信号,也可以是本也可以是本GLB中中12或或19产生的复位信号产生的复位信号,两者是或的关系两者是或的关系.在同一在同一个个GLB中中,4个触发器同时个触发器同时复位复位,而各而各GLB可不同时可不同时复位复位.ispL

12、SI器件的结构5.3.3 布线区布线区 1.全局布线区全局布线区GRP 位于芯片中央位于芯片中央,将所有的片内逻辑联系在一起将所有的片内逻辑联系在一起,能预知输入输出之间的延迟能预知输入输出之间的延迟,提供了完善的片内互联性能提供了完善的片内互联性能.2. 输出布线区输出布线区ORP ORP是一个可编程的输是一个可编程的输出矩阵出矩阵,位于位于GLB和和IOC之间的可编程互联阵列之间的可编程互联阵列, 通过对通过对ORP的编程可以的编程可以.将任一个将任一个GLB的输出送到的输出送到16个个I/O端的某一个端的某一个.isp1032的一大特点是的一大特点是IOC和和GLB之间没有一一对应的关系

13、之间没有一一对应的关系. 在在ORP旁边有旁边有16条通向条通向GRP的总线的总线,I/O单元可以使用单元可以使用,GLB输出也可以通过输出也可以通过ORP使用它使用它,从而方便的实现了从而方便的实现了I/O端复用功能和端复用功能和GLB之间的互联之间的互联.ispLSI器件的结构有时为了高速的工作有时为了高速的工作,GLB输输出还可跨过出还可跨过ORP直接与直接与I/O单元相连单元相连.ispLSI器件的结构5.3.4 输入输出单元输入输出单元 其内部结构如图所其内部结构如图所示示,有有6个多路开关个多路开关MUX,一个特殊的触发一个特殊的触发器和门电路器和门电路.IOC单元是用于将输单元是

14、用于将输入信号入信号,输出信号或输输出信号或输入输出双向信号与具入输出双向信号与具体的体的I/O管脚相连管脚相连,靠靠MUX1来选择形成输来选择形成输入入,输出输出,双向双向I/O口口.ispLSI器件的结构MUX2和和MUX3用来选择信用来选择信号输出途径和输出极性号输出途径和输出极性.MUX4则用来选择输入组态则用来选择输入组态用何种方式输入用何种方式输入.IOC中的触中的触发器有两种工作方式发器有两种工作方式,一种是一种是锁存方式锁存方式,在时钟信号在时钟信号0电平电平时锁存时锁存,二是寄存器方式二是寄存器方式,在在时钟信号上升沿时将时钟信时钟信号上升沿时将时钟信号存入寄存器号存入寄存器

15、.触发器的时钟触发器的时钟由时钟分配网络提供由时钟分配网络提供,并通过并通过MUX5和和MUX6选择和调整选择和调整极性极性.触发器的复位则由全局触发器的复位则由全局复位信号复位信号RESET实现实现.ispLSI器件的结构ispLSI器件的结构5.3.5 巨块的组成巨块的组成 一个巨块包含一个巨块包含8个个GLB,一一个输出布线区个输出布线区,16个个I/O单元单元,两个直接输入两个直接输入(IN0,IN1)ISP1016中有两个巨中有两个巨块块,ISP1032中有四个巨块中有四个巨块.两个专用输入端不经过锁存两个专用输入端不经过锁存器直接输入器直接输入.ispLSI器件的结构图图5.16中

16、中8个个GLB可分别产生可分别产生8个个OE信号信号,由八选一由八选一OE选择器选出选择器选出,连接连接到这个巨块的所有到这个巨块的所有I/O单元单元.GOE0和和GOE1是是ispLSI1000E系系列器件中两个可以列器件中两个可以选择的选择的“全局输出全局输出使能使能”引脚引脚.与两与两个专用输入引脚是个专用输入引脚是复用的复用的.24ispLSI器件的结构5.3.6 时钟分配网络时钟分配网络CDN 它产生它产生5个全局时钟信号个全局时钟信号,前三个同步时钟信前三个同步时钟信号可供所有的号可供所有的GLB使用使用.后两个可用于所有的后两个可用于所有的I/O单元单元.其输入信号由四个专用时钟

17、输入引脚提供其输入信号由四个专用时钟输入引脚提供.但时钟网络的输入也可以是但时钟网络的输入也可以是GLB的的4个输出个输出,以以便生成内部时钟电路便生成内部时钟电路,内部时钟由用户自己定义内部时钟由用户自己定义.在系统编程原理和方法5.4.1 在系统编程原理在系统编程原理在系统编程过程：在系统编程过程：1） 将将JEDEC文件中的数据自文件中的数据自SDI端串端串行输入数据寄存器。行输入数据寄存器。2） 将编程数据写入将编程数据写入EECMOS单元。单元。3）将写入的数据自）将写入的数据自SDO移出进行校验。移出进行校验。将编程数据写入将编程数据写入EECMOS单元过程：单元过程：对起始行编程

18、时，先将欲写入该行的数对起始行编程时，先将欲写入该行的数据串行移入水平移位寄存器，并将据串行移入水平移位寄存器，并将地址移位寄存器中与地址移位寄存器中与0行对应的位置置行对应的位置置1，其余位置置，其余位置置0，让该行被选中，在，让该行被选中，在编程脉冲的作用下，将水平移位寄存器的数据写入该行。然后地址移位寄存编程脉冲的作用下，将水平移位寄存器的数据写入该行。然后地址移位寄存器移动下一位，使阵列下一行被选中。器移动下一位，使阵列下一行被选中。在系统编程原理和方法ISP器件编程时如何与外系统脱离器件编程时如何与外系统脱离： ISPLSI有两种工作模式：正常模式和编辑模式。由编程使能信号有两种工作

19、模式：正常模式和编辑模式。由编程使能信号ispEN来控制，当来控制，当ispEN为高电平时，器件处于正常模式；当为高电平时，器件处于正常模式；当ispEN为低电平时，为低电平时，器件所有器件所有I/O端的三态缓冲电路皆处于高阻状态，切断了芯片与外部电端的三态缓冲电路皆处于高阻状态，切断了芯片与外部电路的联系，避免了芯片与外电路的相互影响。路的联系，避免了芯片与外电路的相互影响。ispLSI器件有五个编程接口：器件有五个编程接口：ispEN,SDI,MODE,SDO,和和SCLK.一旦处一旦处在编辑模式下在编辑模式下,SDI完成两种功能完成两种功能,一是作为串行移位寄存器的输入一是作为串行移位寄

20、存器的输入,二是作为编程状态机的一个控制信号二是作为编程状态机的一个控制信号,由由MODE控制控制,MODE为低为低时时,SDI作为串行移位寄存器的输入作为串行移位寄存器的输入,为高时为高时,作为控制信号作为控制信号. SDO串行数据输出端串行数据输出端,将串行移位寄存器的输出反馈给计算机将串行移位寄存器的输出反馈给计算机,对对数据进行校验数据进行校验.SCLK提供串行移位寄存器和片内时序机的时钟信号提供串行移位寄存器和片内时序机的时钟信号.对对ISP编程有许多步编程有许多步,这些步骤在计算机的命令下按一定顺序执行这些步骤在计算机的命令下按一定顺序执行,因此在因此在ISPLSI中安排了一个编程

21、状态机来控制编程操作中安排了一个编程状态机来控制编程操作. 在系统编程原理和方法闲置状态闲置状态:MODE,SDI均为低均为低.当开始编程是当开始编程是,必须通知必须通知ISP开始开始编程编程,有一个通知信号即识别码有一个通知信号即识别码.在系统编程原理和方法5.4.2 ISP器件的编程方式器件的编程方式 1.利用利用PC机的机的I/O口编程口编程 接在打印机端口接在打印机端口.2.多芯片多芯片ISP编程编程 2.1 典型的典型的ISP编程电路编程电路在系统编程原理和方法2.2 菊花链结构菊花链结构: 特殊的串行用编程方特殊的串行用编程方 式式,特点是各片共一特点是各片共一 套套ISP编程接口

22、编程接口. 类似移位寄存器类似移位寄存器.ABLE_HDL语言介绍语言介绍nABLE_HDL语言概览语言概览nABLE_HDL语言的基本语法语言的基本语法nABLE_HDL模块的基本结构模块的基本结构ABLE_HDL语言概览语言概览ABLE源文件构成：源文件构成：顶层模块顶层模块低层模块低层模块ABLE_HDL设计的基本单位设计的基本单位模块模块ABLE_HDL语言概览语言概览n模块结构：模块结构：模块开始（模块开始（module语句）语句） 标志（标志（flag语句）语句） 标题（标题（title语句）语句） 器件定义（器件定义（device语句）语句）管脚、节点定义（管脚、节点定义（pin

23、，node语句）语句）属性定义（属性定义（istype语句）语句）常量定义（常量定义（constant语句）语句）宏定义（宏定义（macro语句）语句）逻辑方程式（逻辑方程式（equations语句）语句）真值表（真值表（truth_table语句）语句）状态图（状态图（state_diagram语句）语句） 熔丝段定义（熔丝段定义（fuses语句）语句） 测试向量（测试向量（test_vectors语句）语句） 模块结束（模块结束（end语句）语句）说明段说明段定义段定义段描述段描述段熔丝段熔丝段测试段测试段ABLE_HDL语言概览语言概览module m6809a （模块语句）（模块语句）

24、title 6809 memory decode Jean Designer Data I/O Corp Redmond WA24 Feb 1984 （标题语句）（标题语句）U09adeviceP14L4; （器件定义）（器件定义）A15, A14, A13, A12, A11, A10 pin 1,2,3,4,5,6; （管脚定义）（管脚定义）ROM1,IO,ROM2,DRAM pin 14,15,16,17;H,L,X=1,0,.X.; （常量定义）（常量定义）Address= A15, A14, A13, A12, A11, A10,.X., .X., .X., .X.,.X.,.X.,

25、.X.,.X.,.X.,.X.;Equations （ 方方 程程 ）!DRAM=(Address=hE000)&(Address=hF000)&(Address=hF800);test_vectors(Address-ROM1,ROM2,IO,DRAM) （测试向量）（测试向量）h0000 - H, H, H, L;h4000 - H, H, H, L;h8000 - H, H, H, L;hC000 - H, H, H, L;hE000 - H, H, L, H;hE800 - H, H, H, H;hF000 - H, L, H, H;hF800 - L, H, H, L;endm680

26、9aABLE_HDL语言介绍语言介绍nABLE_HDL语言概览语言概览nABLE_HDL语言的基本语法语言的基本语法nABLE_HDL模块的基本结构模块的基本结构ABLE_HDL语言的基本语法语言的基本语法n关键字关键字关键字关键字功能说明功能说明关键字关键字功能说明功能说明Module模块开始语句模块开始语句End模块结束语句模块结束语句Node节点说明语句节点说明语句Pin引脚说明语句引脚说明语句Title标题语句标题语句Device器件说明语句器件说明语句Equations逻辑方程逻辑方程State状态说明语句状态说明语句Property特征说明语句特征说明语句Declarations说

27、明段关键字说明段关键字Test_vectors测试向量测试向量Truth_table真值表真值表ABLE_HDL语言的基本语法语言的基本语法关键字关键字功能说明功能说明关键字关键字功能说明功能说明Functional_block功能模块说明功能模块说明语句语句Fuses熔丝状态说明熔丝状态说明语句语句Async_reset异步复位状态异步复位状态描述语言描述语言Sync_reset同步复位状态同步复位状态描述语句描述语句Interface功能模块接口功能模块接口语句语句State_diagram 状态图关键字状态图关键字Goto无条件转移语无条件转移语句句Case-Endcase 条件选择语句

28、条件选择语句If-Then-Else条件转移语句条件转移语句只能用于状态只能用于状态图输入图输入When-Then-Else条件转移语句条件转移语句只能用于方程只能用于方程中中ABLE_HDL语言的基本语法语言的基本语法关键字关键字功能说明功能说明关键字关键字功能说明功能说明With转移方程语句转移方程语句Wait等待关键字等待关键字State_register状态寄存器状态寄存器说明语句说明语句Options控制选项定义控制选项定义语句语句Istype属性说明语句属性说明语句Cycle周期关键字周期关键字Xor_factors异或因子异或因子关键字关键字Trace跟踪选项跟踪选项关键字关键字

29、Library库引用语句库引用语句Macro宏说明语句宏说明语句ABLE_HDL语言的基本语法语言的基本语法n标志符标志符 标志器件、引脚、节点、集合、输入标志器件、引脚、节点、集合、输入/输输出信号等的合法字符序列出信号等的合法字符序列 标志符区分大小写，且不能与关键字重名标志符区分大小写，且不能与关键字重名n字符串字符串 title 3:8encoder;n注释注释 “declaration section” “module name(回车回车)ABLE_HDL语言的基本语法语言的基本语法n4种基数表示法种基数表示法RADIX命令改变缺省的基值命令改变缺省的基值 radix 2; “cha

30、nge default base to binary radix 1010;“change from binary to decimal基数名称基数名称基数基数前导符号前导符号举例举例十进制值十进制值二进制二进制2bb1015八进制八进制8oo7763十进制十进制10dd4343十六进制十六进制16hh0F15ABLE_HDL语言的基本语法语言的基本语法n专用常量专用常量 .C.正脉冲时钟输入（低高低转换）正脉冲时钟输入（低高低转换） .K.负脉冲时钟输入（高低高转换）负脉冲时钟输入（高低高转换） .D.时钟下降沿时钟下降沿 .U.时钟上升沿时钟上升沿 .F.浮动输入或输出浮动输入或输出 .P

31、.寄存器预加载寄存器预加载 .X.任意值任意值 .Z.高阻态测试输入或输出（三态值）高阻态测试输入或输出（三态值） .SVn. n=29，驱动输入到过电压，驱动输入到过电压29ABLE_HDL语言的基本语法语言的基本语法n运算符及其优先级运算符及其优先级类别类别运算符运算符优先级优先级说明说明算算术术运运算算符符-1取补取补2右移右移*2乘法乘法/2无符号除法无符号除法%2取模取模+3加法加法-3减法减法ABLE_HDL语言的基本语法语言的基本语法 Example： 2#4$2 4 2#(4$2) 6类别类别运算符运算符优先级优先级说明说明逻逻辑辑运运算算符符!1非非&2与与#3或或$3异或异

32、或!$3同或同或ABLE_HDL语言的基本语法语言的基本语法类别类别运算符运算符优先级优先级说明说明关关系系运运算算符符=4等于等于！=4不等于不等于4小于小于4大于大于=4大于或等于大于或等于ABLE_HDL语言的基本语法语言的基本语法n赋值运算符赋值运算符= 和和?= 非时钟赋值（组合逻辑输出）非时钟赋值（组合逻辑输出）: = 和和?:= 时钟赋值时钟赋值 （寄存器输出）（寄存器输出）n在使用点扩展名时使用在使用点扩展名时使用=和和?=运算符运算符n?=和和?:=用于随意条件的赋值用于随意条件的赋值 q0 := a & b ; （没有指定寄存器类型）（没有指定寄存器类型） q0.d = a

33、 * b ; （D型寄存器）型寄存器）ABLE_HDL语言的基本语法语言的基本语法 TRUTH_TABLE(A,B-F); 1,1-0; 1,0-1; 0,1-1; DCSET F=A&!B#!A&B; F?=!A&!B （to enhance optimization）ABLE_HDL语言的基本语法语言的基本语法n集合集合n一组可作为整体进行运算的信号和常量一组可作为整体进行运算的信号和常量 MULTOUT=B0,B1 ,B2, B3, B4, B5, B6, B7; SELECT=S0, S1, S2 MULTOUT=B0. B7; SELECT=S0.S2;n用集合运算实现布尔方程用集合

34、运算实现布尔方程 ChipSel =A15&!A14&A13; （16位地址线中的高三位）位地址线中的高三位） Addr= A15,A14,A13; （定义常量集合）（定义常量集合） ChipSel=Addr=1,0,1; （方程）（方程） ChipSel=Addr=5; ABLE_HDL语言的基本语法语言的基本语法 Addr=A15 . A0; X=.X.; ChipSel=Addr=1,0,1,X,X,X,X,X,X,X,X,X,X,X,X,X; ChipSel=(Addr=hA000)&(Addr输出输出 /集合集合:双向双向/集合）；集合）；module and1Interface(i

35、a1,ia2,ia3-oa1);Title 3 inputs and gate; ABLE_HDL模块的基本结构模块的基本结构n顶层模块接口说明顶层模块接口说明n关键字关键字: INTERFACEn语法语法: 低层模块名低层模块名 INTERFACE （输入（输入 值值- 输出输出/集合：集合： 双向双向/集合）；集合）；n功能块语句功能块语句n关键字关键字: FUNCTIONAL_BLOCKn语法语法: 例化名例化名 FUNCTIONAL_BLOCK 模块名；模块名； and1 interface (ia1,ia2,ia3-oa1);and1_1 fuctional_block and1;

36、ABLE_HDL模块的基本结构模块的基本结构n符号状态说明符号状态说明n状态寄存器说明状态寄存器说明n关键字关键字: STATE_REGISTERn语法语法: 状态寄存器标志状态寄存器标志 STATE_REGISTER ISTYPE 属性属性; n状态说明状态说明n关键字关键字: STATEn语法语法: 状态标志符状态标志符 ,状态标志符状态标志符, STATE 状态值状态值 ,状态值状态值,; ABLE_HDL模块的基本结构模块的基本结构n宏说明宏说明n关键字关键字: MACROn语法语法: 宏标志符宏标志符 MACRO 哑变量哑变量,哑变量哑变量, 块块 ； n在源文件中使用宏可避免重复写

37、一些功能块的代码在源文件中使用宏可避免重复写一些功能块的代码n库说明库说明n关键字关键字: LIBRARYn语法语法: LIBRARY 库名库名n将指定的将指定的ABLE-HDL库文件插入到当前文件中库文件插入到当前文件中ABLE_HDL模块的基本结构模块的基本结构n逻辑描述部逻辑描述部n点扩展名点扩展名n语法语法: 信号名信号名.扩展名扩展名 Q1.CLK = PULSE; Q2.D = A1 & A2 # A3;BACK与器件结构无关与器件结构无关的点扩展名的点扩展名ABLE_HDL模块的基本结构模块的基本结构n逻辑等式逻辑等式n关键字关键字: EQUATIONSn语法语法: EQUATI

38、ONS in 器件名器件名 信号名信号名?=表达式；表达式； 信号名信号名?:=表达式；表达式； WHEN-THEN-ELSE 语句；语句；n真值表真值表n关键字关键字: TRUTH_TABLEn语法语法: TRUTH_TABLE(输入输入-输出输出) TRUTH_TABLE(输入输入:寄存器输出寄存器输出-输出输出)ABLE_HDL模块的基本结构模块的基本结构(1)TRUTH_TABLE (a, q.fb, load : q)0,0,0 : 1;0,1,0 : 0;1,0,0 : 1;1,1,0 : 0;0,0,1 : 0;1,0,1 : 1;0,1,1 : 0;1,1,1 : 1;(2)E

39、QUATIONSq := a & load # !q.fb & ! load;ABLE_HDL模块的基本结构模块的基本结构n状态描述状态描述n关键字关键字: STATE_DIAGRAMn语法语法: STATE_DIAGRAM 状态寄存器状态寄存器 - 状态输出状态输出 STATE 状态表达式状态表达式 : 逻辑等式逻辑等式 逻辑等式逻辑等式 状态转换状态转换n说明：状态转换用说明：状态转换用IF-THEN-ELSE、CASE或或GOTO 语句实现，在这些语句后可选用语句实现，在这些语句后可选用WITH语句语句ABLE_HDL模块的基本结构模块的基本结构状态状态1状态状态2状态状态3状态状态4W

40、=2W=1无条件转移无条件转移y!=3y=3无条件转移无条件转移ABLE_HDL模块的基本结构模块的基本结构current_state=a,b;state_diagram current_state state 1: w=1; y=1; goto 4;state 2: if y=3 then 3 else 4;state 3: w=2; y=w; goto 2;state 4: y=3; case w=1:2; w=2:1; endcase;ABLE_HDL模块的基本结构模块的基本结构n测试向量部测试向量部n测试向量测试向量n关键字关键字: TEST_VECTORSn语法语法: TEST_VE

41、CTORS 注释注释 （输入（输入 - 输出）输出） 输入值输入值 - 输出值输出值; test_vectors ( A,B - C,D ) 0,0-1,1; 0,1-1,0; 1,0-0,1; 1,1-0,0; ABLE_HDL模块的基本结构模块的基本结构n跟踪语句跟踪语句n关键字关键字: TRACEn语法语法: TRACE （输入（输入 - 输出）输出）;n说明说明: 用于控制模拟时显示哪些输入和输出，可放用于控制模拟时显示哪些输入和输出，可放在测试向量之前或测试向量中在测试向量之前或测试向量中n结束部结束部n关键字关键字: ENDn语法语法: END 模块名模块名P178 习题 3，4，8，9，11，13，17， 18，19，20，23，24